CN105556667B - 用于高hbm esd保护能力的横向二极管和垂直scr混合结构 - Google Patents
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Abstract
一种静电放电(ESD)保护结构，一个集成的横向p‑n二极管位于垂直可控硅整流器(SCR)中心并被其围住。横向p‑n二极管有一个交叉形状的二极管P+二极管抽头，在交叉的四个角里有四个矩形的N+二极管区。在P+二极管抽头下方的P‑阱也是垂直PNPN SCR的一个阳极，垂直PNPN SCR在P‑衬底上有一个深N‑阱。该深N‑阱围住横向二极管。触发MOS晶体管就形成在该交叉形P+二极管抽头的四个指端之外。每个触发MOS晶体管有N+区域在深N‑阱的边缘，触发MOS晶体管有N+区域在P‑衬底上，其充当阴极。在深N‑阱的边缘上、在N+区域下方的深P+注入区域会减少垂直SCR的触发电压。
Description
【技术领域】
本发明涉及静电放电(ESD)保护电路，特别涉及集成有ESD保护二极管的可控硅整流器(SCR)结构。
【背景技术】
集成电路(IC)很容易因为静电放电(ESD)脉冲而受损并发生故障。ESD故障如果发生在工厂，就会降低产量。ESD故障也可能发生在用户触摸设备的时候。较小的设备如智能***或银行卡内的安全芯片就特别容易发生ESD故障。由于***都替换为使用集成电路(IC)芯片的智能卡了，使用目前的ESD技术将会发生许多ESD故障。
各种ESD保护结构都被放置在靠近IC的输入、输出或双向I/O引脚的地方。许多这些保护结构都使用无源元件，例如串联电阻、二极管、和厚氧化层晶体管。也有其它ESD结构使用有源晶体管以安全地分流ESD电流。
随着制造能力的提高和设备尺寸的缩小，在正常运作期间通常施加较低的电压到晶体管上。这些较小的晶体管对过电压故障异常敏感，但可以以较低的电源电压运行，从而消耗较少的功率，产生更少的热量。
这些较小的晶体管经常放置在IC的内“核”上，而较大的晶体管(其栅长高于最低值)放置在内“核”的周边。ESD保护结构就被安置在***的这些较大晶体管中。
因为相当小的电容耦合电流被施加到微小的核心设备上，该核心晶体管的较薄栅氧化物可能会短路，而且衬底结会熔化。来自人或机械的静电电流，其仅能被周边的输入保护电路部分阻断。
图1显示一个具有多个ESD保护器件的芯片。低压核心电路20包含核心晶体管22、24，其有较小的沟道长度并会在相当低的电压上受到电流的损伤。低压核心电路20接收一个电源电压VDD，如1.8伏、1.2伏、或其它数值。在低压核心电路20里可以有数千个核心晶体管。
可以在每个I/O焊盘上提供ESD脉冲保护，即通过电源钳位26。电源钳位26连接在VDD和地(VSS)之间，并在电源轨之间将ESD脉冲电流分流。
在不同焊盘和低压核心电路20之间会有一些交叉耦合，例如通过衬底和电容。一个施加到I/O焊盘10上的ESD脉冲可能通过交叉耦合而被耦合到低电压核心电路20上，从而损坏低压核心电路20里的晶体管22、24。电源钳位26可以分流掉足够的ESD脉冲电流，从而减少交叉耦合，避免损坏。施加到I/O引脚上的ESD脉冲仍然会耦合到低压核心电路20上，如通过电源线，但接着电源钳位26会被激活以降低潜在的损坏。当ESD脉冲通过I/O引脚的ESD保护结构里的一个二极管被分流到内部VDD轨时，电源钳位26也可以对其它(诸如施加到I/O引脚的)ESD脉冲开启，造成一个非直接的VDD-到-VSS的ESD脉冲。例如，施加到I/O焊盘10的一个ESD脉冲会使ESD保护设备12开启以接通导电到VDD。
每个I/O焊盘10可以配备几个ESD保护设备12、16以预防各种可能性。对一个从地到I/O焊盘10的正ESD脉冲，ESD保护设备16开启，而对一个从地到I/O焊盘11的正ESD脉冲，ESD保护设备18也开启。同样，对一个从I/O焊盘10到VDD的正ESD脉冲，ESD保护设备12开启，而对一个从I/O焊盘11到VDD的正ESD脉冲，ESD保护设备14也开启。在某些情况下，电源钳位26也会开启。
一些现有技术的ESD保护结构具有大尺寸电容器、电阻器、或晶体管，但这不是我们所期望的。一些现有技术的ESD保护设备不适合标准的CMOS流程工艺，如在在绝缘硅(SOI)流程工艺里使用绝缘体层的ESD保护设备。二极管已经被用作ESD保护结构，但是当大ESD电流经过时，二极管的I-V特征会引起出现高电压，而这些高电压仍然会损害核心晶体管。一些ESD保护结构使用两个串联二极管，而不是一个二极管，但在某些情况下并不期望有这种叠加的二极管，因为两个串联二极管会有增加的电压降。也已经成功使用了可控硅整流器(SCR)。也使用了SCR和二极管。但是，在ESD保护结构里仅有二极管和SCR可能产生不稳定的结果，取决于SCR和二极管的相对位置以及其它结构如保护环。
本发明期望有一个具有二极管和SCR的静电放电(ESD)保护电路。一个以并联二极管和垂直SCR路径为特征并有更好优化的ESD保护设备是令人期待的。同样，紧密集成二极管和SCR是令人期待的。
【附图说明】
图1显示一个具有多个ESD保护器件和电源钳位的芯片。
图2是一个在垂直SCR内部集成有横向二极管的混合结构布局图。
图3显示垂直SCR和MOS触发晶体管的混合ESD保护设备的一个横截面。
图4显示该垂直SCR和MOS触发晶体管的混合ESD保护设备的另一个横截面。
图5是图2-图4的ESD结构的示意图。
图6是混合ESD保护结构的示意图。
图7是有并联SCR和二极管路径的混合ESD保护结构的I-V曲线图。
图8是在垂直SCR内有横向二极管的混合结构的俯视图。
图9A-图9E着重显示集成横向二极管混合垂直SCR结构的运行。
图10是另一个ESD结构的示意图。
图11是另一个没有触发晶体管的混合ESD结构。
图12是图11没有触发晶体管的混合ESD结构的一个截面图。
图13是图11没有触发晶体管的混合ESD结构的另一个截面图。
图14显示一个具有空心阴极的混合横向二极管垂直SCR ESD保护结构。
图15是图14混合ESD结构的一个截面图。
图16是图14混合ESD结构的另一个截面图。
【具体实施方式】
本发明涉及ESD保护电路的改进。以下描述使本领域普通技术人员能够依照特定应用及其要求制作和使用在此提供的本发明。所属领域的技术人员会明白对优选实施例的各种修改，且本文所界定的一般原理可应用于其它实施例。因此，本发明不限于所展示和描述的特定实施例，而是应被赋予与本文所揭示的原理和新颖特征一致的最广范围。
发明人认识到，一个具有SCR和二极管的ESD保护设备，可以通过将二极管紧密集成到SCR结构内而形成。发明人特别认识到，二极管可以放置在SCR布局的中间。一个横向二极管(lateral diode)可以放置在一个正方形或环形垂直SCR(vertical SCR)结构的中心。该中心二极管可以先开启，然后触发SCR开启，以分流更多电流，而不会提高电压。因此，SCR使电压保持低水平，从而保护核心晶体管免受高压引起的损坏。
垂直SCR提供一个较低的ON(开启)电阻，这是由二极管单独提供的。对一个给定的ESD电流，较低的ON电阻产生一个较低的电压。较低的ON电阻或较低的电压特别有益于低功率设备，如智能IC卡。
图2是一个在垂直SCR内部集成有横向二极管的混合结构布局图。横向PN二极管是由P+二极管抽头30(diode tap)到P-阱60和N+二极管区34(diode region)形成。P+二极管抽头30形成一个交叉型区域，四个矩形的N+二极管区34介于P+二极管抽头30的脚之间。该横向PN二极管被设计得以在ESD事件开始时开启。
横向PN二极管被SCR结构围住，横向PN二极管形成在SCR结构的中心。SCR通常是一个垂直结构，从P-阱60表面上的P+二极管抽头30开始。在P-阱60下方是一个更深的阱结构：深N-阱62，其形成在P-衬底64上。最后，N+区40形成该SCR的P-N-P-N结构的最后端。
添加一个触发结构以开启该垂直SCR。由栅氧化物膜形成一个横向MOS晶体管，出现了栅氧化物区51。在栅氧化物区51外部以及在N+和P+区外部则形成更厚场氧化物。栅氧化物可以在由栅氧化物区51制成的切口处生长，并且在该栅极氧化物上方形成多晶硅或其它栅极。N+区40、44充当由栅氧化物区51形成的栅极的源极/漏极区。由于N+区40也是SCR结构的最后端，当晶体管的栅氧化物区51和N+区40、44开启接通时，就提供了一个触发电流以开启SCR。
N+区44在版图上是形成在深N-阱62里，但延伸超过阱边界，因此在其之下有P-衬底64，或者在其下方有一个深P+注入使得在N+区44下方形成一个P-衬底类似区。因此，N+区44充当在P-衬底64上方的源极/漏极区。深P+注入能够降低垂直SCR的触发电压。
P+抽头允许P-衬底64被偏压，例如被偏压到接地电压。横截面100穿过横向PN二极管的P+二极管抽头30，并穿过触发MOS晶体管的N+区40、44以及栅氧化物区51。横截面102不穿过触发MOS晶体管，但穿过横向PN二极管的N+二极管区34和P+二极管抽头30，并穿过SCR的N+区40。
图3显示带有MOS触发晶体管的垂直SCR混合ESD保护结构的一个横截面。横截面100穿过横向PN二极管的P+二极管抽头30，并穿过触发MOS晶体管的N+区40、44以及栅氧化物区51。深P+注入会降低垂直SCR的触发电压。
在P-衬底64里形成深N-阱62，然后在深N-阱62里形成P-阱60。也可以有与P-阱60几乎相同深度的浅N-阱，其可用于核心p-沟道晶体管。
在P-阱60内的表面上形成P+二极管抽头30，并连接到SCR和横向二极管的阳极A。在P-衬底64上形成的N+区40被连接到SCR的阴极K。
垂直SCR是一个P-N-P-N结构，从阳极A到P+二极管抽头30，向下到P-阱60，再向下到深N-阱62，然后再向下到P-衬底64，然后上升回到表面的N+区40，连接到阴极K。
在一些先进半导体工艺里是有深注入的。较低的有效掺杂或掺杂浓度可用于深注入，而不是用于N+、P+源极/漏极/抽头的离子注入。但是，对于深注入，注入能量要更大，因此深P+注入区48形成在衬底的更深处，在N+区44下方。在P+注入区48上方的衬底表面可以是n型N+区44。P+注入区48可以通过在布局图上单个掩膜设定，这未在图2中显示。深P+注入区48的形状和位置不一定要正好与N+区44吻合。
或者，可以使用一种比用于N+区44更快扩散的掺杂剂用于深P+注入区48，以在N+区44下方产生期望掺杂轮廓的深P+注入区48。
触发MOS晶体管形成在N+区40、44之间。栅氧化物52形成在由图2掩膜所设定的栅氧化物区51里。在栅氧化物52上方形成的栅极50可以是一个多晶硅栅极。栅极50可以是浮置的、接地的、或连接到阴极K。在正常芯片运作期间栅极50可以接地，但在某些ESD测试期间浮置，例如仅连接到两个I/O引脚的引脚-到-引脚ESD测试。
图4显示横向二极管在垂直SCR内的混合ESD保护器件的另一个横截面。横截面102不穿过触发MOS晶体管，但穿过横向PN二极管的N+二极管区34和P+二极管抽头30，并穿过SCR的N+区40。
在P-衬底64里形成深N-阱62，然后在深N-阱62里形成P-阱60。垂直SCR是一个P-N-P-N结构，从阳极A到P+二极管抽头30，向下到P-阱60，再向下到深N-阱62，然后再向下到P-衬底64，然后上升回到N-区40表面，连接到阴极K。
横向PN二极管形成在SCR结构的中间。横向二极管与SCR并联电连接在阳极A和阴极K之间。
P+二极管抽头30形成在P-阱60内表面上，并被连接到SCR和横向二极管的阳极A。靠近P+二极管抽头30并在P-阱60内形成N+二极管区34。N+二极管区34连接到横向二极管的阴极K。
虽然垂直SCR和横向二极管共用同一阳极A，但它们有不同的N+区连接到阴极K端。N+二极管区34连接到横向二极管的阴极K，而P-衬底64上形成的N+区40则连接到SCR的阴极K。
图5是图2-图4的ESD结构的示意图。施加一个ESD脉冲穿过节点A、K。阳极A连接到P+二极管抽头30，其偏压P-阱60，而阴极K连接到横向PN二极管80的N+二极管区34。尽管横向PN二极管80首先开启，其需要一个不期望的高电压以承载高ESD电流。因此，SCR 90与横向PN二极管80并联形成以分流电流，并在高ESD电流被分流时降低导通电阻和电压。
垂直SCR 90是一个P-N-P-N结构，从阳极A到P+二极管抽头30，向下到P-阱60，再向下到深N-阱62，然后再向下到P-衬底64，然后上升回到N+区40的芯片表面，连接到阴极K。
垂直SCR 90是一个大结构，其能够从阳极A导通大电流到阴极K。但是，开启SCR是有困难的。在N+区40、44之间添加触发MOS晶体管54。当触发MOS晶体管54开启时，电流绕过P-衬底64，由于P-衬底64的低掺杂和大面积，P-衬底64有一个大电阻。流过触发MOS晶体管54的初始电流开启接通P+二极管抽头30、P-阱60到深N-阱62的P-N发射结，深N-阱62和最终P-衬底64都充满载流子，使得垂直SCR导电。
图6是一个混合ESD保护结构的示意图。横向PN二极管80连接在阳极A和阴极K之间。横向PN二极管80在垂直SCR之前开启。
垂直SCR是一个P-N-P-N结构，其能够模拟成PNP晶体管82和NPN晶体管84。PNP晶体管82的基极也是NPN晶体管84的集电极(collector)。PNP晶体管82的集电极也是NPN晶体管84的基极。电阻器86主要是P-衬底64的电阻。
PNP晶体管82有阳极A、P+二极管抽头30、和作为其发射极的P-阱60、作为其基极的深N-阱62、以及作为其集电极的P-衬底64。电阻器86是P-衬底64的电阻，然后N+区40连接到阴极K。以一个原理来解释，一旦足够的电流流经电阻器86以产生一个大约0.5伏的电压降，那么NPN晶体管84的基极-发射极结开启，从其集电极(同样也是PNP晶体管82的基极)拉入更多的电流。通过NPN晶体管84的集电极，当从PNP晶体管82基极拉入更多的电流时，PNP晶体管82迅速提高导电性，这会迅速增加SCR的电流。
NPN晶体管84有深N-阱62作为其集电极，P-衬底64作为其基极，以及N+区40作为其发射极。NPN晶体管84被触发MOS晶体管54绕过，因为触发MOS晶体管54比NPN晶体管84更容易开启接通。触发MOS晶体管54的栅极可以接地，或者硬接地或者虚接地，或可以是浮置的或如图所示连接到阴极K。当触发MOS晶体管54栅极浮置时，其仍然可以运行，尽管其可能不会那么有效地运行。
图7是有并联SCR和二极管路径的混合ESD保护结构的I-V曲线图。I-V曲线94是二极管电流和SCR电流的总和。
最初，在ESD事件开始时，SCR关闭。I-V曲线94显示当横向PN二极管80开启并导通电流时电压从0上升直到触发电压VT。在超过大约4.5伏时，触发MOS晶体管54开启，并在触发电压VT上触发垂直SCR。然后，垂直PNPN结构开启，一个比触发电流IT更大的电流从节点A流到节点K。就在触发电压VT之后，电流上升，垂直SCR分流了大部分的电流，由横向二极管分流的电流下降。雪崩电流机制降低了电压，使得I-V曲线94折返。因此，I-V曲线94显示在触发电压VT上有一个折返，而不是一个连续的二极管曲线。随着SCR承载更多的电流，电压在触发电压VT之后下降。实际的器件曲线可能会变化，并显示二次效应，这未显示在简单的I-V曲线94上。
图8是在垂直SCR内有横向二极管的混合结构的俯视图。表面和子表面区的确切位置可能因掩膜图像的不同而不同。扩散和氧化物生长可以使区边界发生偏移，特别是对更深的区如深N-阱62。
触发MOS晶体管54形成在N+区40、44之间。深N-阱62到P-衬底64的准确边界可能会有变化。边界可以是在N+区44之下，从而一些N+区44是在深N-阱62以上，一些N+区44是在P-衬底64以上，如图8所示。
图9A-图9E着重显示混合垂直SCR横向二极管结构的运行。在图9A，当一个ESD事件施加在端A和K之间开始时，随着电压上升到大约0.5伏，横向PN二极管开启。电流流经p-阱到N+结，从P+二极管抽头30到P-阱60内，并到围住P+二极管抽头30的N+二极管区34。P+二极管抽头30的交叉形状增加了电流要流经的PN结的周长，从而降低了所需的电流密度，并减少热量以及热损坏的可能性。也可以使用其它的布局设计，如P+二极管抽头30和N+二极管区34之间多个互相交织的指状。但是，横向二极管包含在P-阱60内，在SCR结构的中间。
在图9B，当从P+二极管抽头30到N+二极管区34流经横向PN二极管的电流增加时，一些载流子穿过PN结从P-阱60到深N-阱62，而不是从P-阱60到N+二极管区34。这些载流子对深N-阱62充电，也对深N-阱62内的N+区44进行充电。由于N+区44靠近P+二极管抽头30的末端，而没有N+二极管区34的介入，载流子更容易穿过而到达N+区44，而不是到达深N-阱62的其它部分。因此，P+二极管抽头30的交叉形状设计和N+区44的位置增强了这种效果，使得N+区44能够比其它布局设计更迅速地进行充电。
在图9C，被充电的N+区44也是触发MOS晶体管54的漏极。如果触发MOS晶体管54的栅极电压上升，如由于N+区44电压上升的电容耦合，那么寄生NPN晶体管因为触发MOS晶体管54而开启，使得电流从充电的N+区44流到N+区40。如果触发MOS晶体管54的栅极保持在较低的电源电压，当寄生NPN晶体管开启时，电流仍然能够导通。由于N+区40连接到阴极K，电流可以从N+区40流走。因此，更多电流流过从N+区44到N+区40的通道，因为这是电流最容易选择的路径。
图9D显示图9C俯视图的横截面100，当触发MOS晶体管54的寄生NPN晶体管开启时。在触发MOS晶体管54下的寄生NPN晶体管里的电流从N+区44导通到N+区40。深P+注入区48使得N+区44之下的区充当P-衬底64的延伸。因此，至少一部分N+区44充当晶体管源极/漏极区，用于触发MOS晶体管54的寄生NPN晶体管，或充当寄生NPN晶体管里的N+发射极区。当栅极50的电压高于N+区40的电源电压时，在触发MOS晶体管54的栅氧化物52之下形成一个导电沟道，或通过雪崩击穿、穿通、或其它机制，如寄生NPN开启时，可以在触发MOS晶体管54之下发生导电。深P+注入会降低寄生NPN的开启电压。
在图9E，触发MOS晶体管54的寄生NPN晶体管已经开启。在靠近芯片表面的触发MOS晶体管54之下的正电流，使得N+区40开始发射电子到P-衬底64内。这些电子流过P-衬底64(其是NPN晶体管84的基极)，直到被深N-阱62收集，其充当集电极。但是，深N-阱62也是NPN晶体管82的基极，该额外的基极电流更强烈地开启PNP晶体管82，使得更多的正电流从发射极P-阱60流过基极深N-阱62，到达集电极P-衬底64。因此，SCR开启，一个非常大的SCR电流在阳极A和阴极K之间被分流，从P+二极管抽头30到N+区40。该电流垂直向下流动，从P+二极管抽头30到P-阱60，然后到深N-阱62和P-衬底64。接着，穿过P-衬底64的电流横向扩散，并被N+区40收集到阴极K。当垂直SCR 90开启时，阳极-到-阴极的电压随着下降，所以更少的电流流经横向PN二极管80(图5-图6)。
由于SCR有一个P-衬底64到深N-阱62的较大的结区域，可以导通大电流，同时仍然有相当低的电流密度，避免热损害。横向PN二极管80的结区域要小很多，因为其包含在P-阱60内，其更小且位于深N-阱62内部。再者，任何从横向PN二极管80泄漏出来的衬底电流最终都被围住横向PN二极管80的深N-阱62收集。
图10是另一个ESD结构的示意图。在正常芯片运行期间连接P-衬底64到地的P+抽头66可以去除，或被安置在远离深N-阱62的地方。相反，N+区40被扩展成一个环形结构，完全围住深N-阱62。来自深N-阱62的更多电流被更大的N+区40收集，从而提高垂直SCR的电流。
另一个方案是拉长N+区40并减小P+抽头66的尺寸。该方案仍然能够提高SCR电流，但只是较小的程度。
图11是另一个混合ESD结构，其没有触发晶体管。为四个N+区44中，每个N+区44都添加一个P+区68紧靠N+区44。每个N+区44的尺寸都缩小。由于没有触发MOS晶体管54，所以没有深P+注入区48。触发MOS晶体管54可以被移除，如图所示，或者仍然可以有。当触发MOS晶体管54被移除时，可以仍然有一个场-氧化物晶体管，或仍然可以在N+区40和N+区44或P+区68之间发生雪崩或穿通导电。N+区44和P+区68可以一起触发垂直SCR。
图12是没有触发晶体管的混合ESD结构的一个横截面。横截面100穿过横向PN二极管的P+二极管抽头30，并穿过N+区40、44。由于没有深P+注入区48，SCR电流可以在N+区44之下以更多的横向方向流动，穿过P-阱60、深N-阱62、和P-衬底64到达N+区40。因此，该实施例可以降低衬底电阻。
图13是没有触发晶体管的混合ESD结构的另一个横截面。横截面104穿过横向PN二极管的P+二极管抽头30，并穿过N+区40和P+区68。由于没有深P+注入区48，SCR电流可以在P+区68之下以更多的横向方向流动，穿过P-阱60、深N-阱62、和P-衬底64到达N+区40。因此，该实施例可以降低衬底电阻。
由于在阱边界上有互相靠近的N+区44(图12)和P+区68(图13)，阱边界的准确位置并不重要。该实施例可能对造成阱边界移动的过程变化并不敏感。在深N-阱62和P-衬底64之间的阱边界，可能比由深N-阱62的深度引起的其它过程步骤更不可预测。如果该实施例有触发MOS晶体管，那么栅氧化物区51的位置可能与N+区44和P+区68的边缘重叠。
图14显示一个具有空心阴极的混合横向二极管垂直SCR ESD保护结构。N+二极管区域34不是实心矩形，现在N+二极管区域34在其内有截块88(cutouts)。截块88是下面P-阱60到达芯片表面的一部分。N+二极管区34形成一个环形，截块88在N+二极管区34的环形中心。
由于N+二极管区34的面积被截块88减少，所以电容也被减少。因此，连接到N+二极管区34的阴极K有一个较低的电容。对一些应用，这个较低的阴极电容是令人期待的。
同样，在P+二极管抽头30内的截块89降低P+二极管抽头30的电容。有效的P-阱到深N-阱结区域也被降低，从而可以降低垂直SCR的电容。
图15是图14混合ESD结构的一个横截面。横截面100穿过横向PN二极管的P+二极管抽头30，并穿过触发MOS晶体管的N+区40、44，以及栅氧化物52和栅极50。截块89是P-阱60到达芯片表面的一部分，减小P+二极管抽头30的尺寸。
图16是图14混合ESD结构的另一个横截面。横截面102不穿过触发MOS晶体管，但穿过横向PN二极管的N+二极管区34和P+二极管抽头30，并穿过SCR的N+区40。截块88减小了N+二极管区34的尺寸，从而降低其电容。由于二极管电流从P+二极管抽头30流到N+二极管区34，对横向PN二极管80而言，截块区是不需要的。
N+二极管区34的形状也可以改成L形状，四个边中只有两个边出现，即最靠近P+二极管抽头30的两边。靠近P-阱60边界的其它两边是不需要的。
【其它实施例】
发明人补充了一些其它实施例。图2和图10-16的其它实施例可以以不同方式组合，或单独使用或以其它组合。尽管已经描述了互补金属氧化物半导体(CMOS)，但也可以使用其它类型的晶体管，如仅是n-沟道、仅是p-沟道、或各种其它晶体管技术如双极或BiCMOS。
尽管已经描述了电流的流动和运行，但这些仅是原理性的，这些原理可能不完整，甚至不正确。不管物理机制和原理解释，本发明结构都能够提供ESD脉冲保护。特别是对小型设备，电流可能不正常地流动，可以使用未被完全研究和理解的机制。
在N+二极管区34里可以有截块88，在P+二极管抽头30里可以没有截块89。也可以有其它形状和物理布局，如互相交织的指状。
二极管可以实施为n-沟道、p-沟道、或双极晶体管、或这些晶体管内的结。电容器可以连接到电阻以提供一个R-C时间延迟，或者可以增加更复杂的电路，如主动触发电路。在一些实施例里，利用合适的偏压条件，可以使用高电压的晶体管，而不是低电压的晶体管。可以增加栅极长度以提供更好的保护以防损坏。
可以使用不同的晶体管、电容器、电阻器和其它设备尺寸，也可以使用各种布局安排，如多腿、环形、面包圈或不规则形状的晶体管。可以增加额外的抽头、保护环、晶体管、和其他部件。电源节点可以是一个正常浮置的共放线(CDL)，而不是一个电源线。尽管已经显示了核心晶体管22、24的简单反相器，更复杂的栅极和互联也可以驱动内部节点，也可以有一些内部节点连接到不同输入或输出焊盘。输入/输出焊盘可以连接到输入缓冲器、测试-扫描逻辑、和其它电路。可以使用不止一个电源。
P和N阱可以反转，可以使用一个NPNP垂直SCR，而不是一个PNPN垂直SCR。可以使用一个深P-阱，而不是深N-阱62。一些实施例可以不使用深P+注入区48，或深P+注入区48的位置和深度可以改变。各个层如深N-阱62、深P+注入区48、P-阱60、N+区44、40和触发MOS晶体管54的最终轮廓和形状可以不同，取决于所使用的过程。特别地，较深的层可以依照掩膜布局而变化。
触发MOS晶体管54可以实施为p-沟道晶体管，而不是n-沟道晶体管；使用反转的掺杂剂，P+二极管抽头30、P-阱60、深N-阱62、P-衬底64、和N+区40的垂直PNPN器件可以替换为一个垂直PNPN器件。垂直PNPN器件的形状可以不同，如具有一个更圆的底部或场氧化物边界。
可以增加其它泄漏器件如电阻器和小型晶体管。某些部件可以使用寄生电容和电阻，取决于所使用的工艺和器件尺寸。
ESD保护电路可以与其他输入-保护电路组合，如功率钳位电路、其它焊盘保护电路、或到输入缓冲器栅极的串联电阻器保护电路。也可以在不同节点上添加接地栅极和厚氧化物保护晶体管以及二极管，以提高ESD保护。可以增加一个、两个或四个横向二极管垂直SCR结构到每个I/O引脚，或仅仅是到输入引脚。
电源钳位电路和ESD保护器件，可以保护厚氧化物和薄氧化物晶体管。或者，可以使用一些不同组合的晶体管和电源电压的钳位电路。每个焊盘可以仅有一个ESD保护器件，仅有两个ESD保护器件，或有四个ESD保护器件，如图1所示。阳极和阴极(A和K)节点可以反转，互换保护方向。
由于工艺、温度和设计方差，偏压、VDD和电压值可以稍微不同。例如，正向偏压可以是0.5伏，+/-0.1伏，触发电压可以是4伏，+/-0.5伏，保持电压可以是2伏，+/-0.5伏。其它电压值也是可能的。
触发MOS晶体管54的折返击穿电压(snap-back breakdown voltage)可以和低压核心电路20里的低压晶体管稍微不同。例如，触发MOS晶体管54可以有一个稍微更长的沟道长度或其它特征，而低压核心电路20里的低压晶体管可以使用最小的沟道长度和尺寸。回滞电压(snap-back voltage)可以随着工艺、温度和晶体管的实际几何形状的不同而不同。尽管已经根据物理过程的原理描述了运行状况，但这些原理描述可能是不正确的。也可能会出现二阶和三阶效应。在不同条件下，可以有不同机制解释击穿和导电。
对一些ESD测试和条件，大输出驱动器晶体管也充当大晶体管。例如，当施加ESD脉冲穿过I/O焊盘和电源焊盘时，一个正ESD脉冲可以开启大p-沟道驱动器晶体管漏极的一个寄生p-n漏极-衬底结。p-沟道驱动器晶体管的n-型衬底或阱通常连接到I/O电源。因此，p-n结被正ESD脉冲正向偏压。虽然已经描述了输出焊盘，但也可以使用其它连接技术，如球栅阵列(BGA)、倒装芯片等，术语焊盘被认为施加到所有这些用做外部连接的球栅、焊盘、焊盘等。
同样，当施加ESD脉冲穿过I/O焊盘和接地焊盘时，一个负ESD脉冲可以开启大n-沟道驱动器晶体管漏极的寄生n-p漏极衬底结。n-沟道驱动器晶体管的p-型衬底或阱通常连接到I/O地面。因此，n-p结被负ESD脉冲正向偏压。可能存在不同的交叉耦合路径和机制，会将ESD脉冲从一个电源域耦合到另一个电源域。
本发明背景技术部分可含有关于本发明的问题或环境的背景信息而非描述其它现有技术。因此，在背景技术部分中包括材料并不是申请人承认现有技术。
本文中所描述的任何方法或工艺为机器实施或计算机实施的，且既定由机器、计算机或其它装置执行且不希望在没有此类机器辅助的情况下单独由人类执行。所产生的有形结果可包括在例如计算机监视器、投影装置、音频产生装置和相关媒体装置等显示装置上的报告或其它机器产生的显示，且可包括也为机器产生的硬拷贝打印输出。对其它机器的计算机控制为另一有形结果。
本发明描述的任何优点和好处并不适用于所有实施例。经常有一个或多个词语先于词语“装置”。先于“装置”的词语是一个标记，意在容易地援引权利要求元素，而不是表达一种结构限制。这种装置加功能的权利要求不仅包括在此描述的用来执行此功能的结构及其结构等同物，而且还包括等同的结构。例如，尽管钉子和螺钉有不同的结构，但它们是等同的结构，因为它们都执行固定功能。信号通常是电信号，但也可能是光纤线路上载有的光信号。
前面已经描述了本发明的实施例。这不是穷尽性的或限制本发明为所披露的精确格式。按照上述教义的精神，许多修改或改变是可能的。本发明的范围并不受限于所述的描述，而是由所附权利要求书限制。
Claims (20)
1.一种混合模式下的静电放电ESD保护电路，包括：
第一端和第二端，在一个ESD事件期间施加一个ESD脉冲穿过所述第一端和第二端；
横向二极管，其连接在所述第一端和所述第二端之间；
垂直可控硅整流器SCR，其围住所述横向二极管，所述垂直SCR与所述横向二极管共享所述第一端；
深阱，位于所述横向二极管之下并将其围住，所述深阱形成所述垂直SCR的一层；
衬底，位于所述深阱之下，所述衬底形成所述垂直SCR的另一层；
所述衬底上的源极区，所述源极区位于所述深阱之外，所述源极区连接到所述第二端，所述源极区形成所述垂直SCR的最后一层；
其中所述横向二极管被所述垂直SCR围住，并与在所述第一端和所述第二端之间的所述垂直SCR并联电连接。
2.根据权利要求1所述的ESD保护电路，还包括：
浅阱，其形成在所述深阱内，但具有相反的掺杂极性，所述浅阱形成所述垂直SCR的第一层。
3.根据权利要求2所述的ESD保护电路，其中所述横向二极管形成在所述浅阱内。
4.根据权利要求2所述的ESD保护电路，还包括：
漏极区，其形成在所述深阱的边缘上；
触发MOS晶体管，其在衬底上有源区用作为源极，其漏极区用作为漏极，在所述ESD事件期间，所述触发MOS晶体管从所述漏极区导电到所述源极区。
5.根据权利要求4所述的ESD保护电路，其中所述触发MOS晶体管还包括：
薄栅氧化物，其形成在所述源极区和所述漏极区之间；
栅极，其位于所述栅氧化物之上。
6.根据权利要求5所述的ESD保护电路，其中所述栅极连接到所述第二端。
7.根据权利要求4所述的ESD保护电路，还包括：
深注入区，其形成在所述深阱边缘上的所述漏极区之下，所述深注入区和所述深阱的掺杂是相反的；
其中所述深注入区和所述衬底是相同掺杂类型，所述深注入区将所述衬底掺杂有效扩展到所述漏极区之下，以减少所述触发MOS晶体管的触发电压。
8.根据权利要求4所述的ESD保护电路，其中所述横向二极管包括：
第一抽头区，其掺杂极性和所述浅阱相同，所述第一抽头区连接到所述第一端；
第二二极管区，其掺杂极性和所述浅阱相反，所述第二二极管区连接到所述第二端。
9.根据权利要求8所述的ESD保护电路，其中所述第一抽头的形状具有至少四指；
其中所述第二二极管区包含四个区，位于所述第一抽头区的至少四指之间。
10.根据权利要求9所述的ESD保护电路，其中所述第二二极管区包含四个环形区，其位于所述第一抽头区的至少四指之间，每个环形区中心是浅阱方块。
11.根据权利要求8所述的ESD保护电路，其中所述第一抽头区是交叉形状，所述第二二极管区包含四个方形区，位于所述第一抽头区的角上：
其中所述漏极区包括四个触发MOS晶体管的四个漏极区；
其中所述触发MOS晶体管包含四个触发MOS晶体管；
其中所述漏极区位于所述第一抽头区的一端，在所述漏极区和所述第一抽头区之间没有所述第二二极管区；
其中所述四个触发MOS晶体管位于所述第一抽头区的一端，中间没有第二二极管区。
12.根据权利要求11所述的ESD保护电路，其中所述源极区包含所述四个触发MOS晶体管的四个源极区。
13.根据权利要求11所述的ESD保护电路，其中所述源极区包含一个完全围住所述深阱的环，并且是所述四个触发MOS晶体管的所述源极区。
14.根据权利要求8所述的ESD保护电路，其中所述第一抽头区是一个P+区：
其中所述第二二极管区是一个N+区；
其中所述漏极区是一个N+区；
其中所述源极区是一个N+区；
其中所述浅阱是一个P-阱；
其中所述深阱是一个N-阱；
其中所述衬底是P-型；
其中所述垂直SCR是一个PNPN SCR；
其中所述横向二极管是一个P-阱到N+的二极管。
15.根据权利要求14所述的ESD保护电路，还包括：
一个P+区，其相邻靠近所述漏极区而形成，并延伸穿过所述深阱的一个边缘。
16.一种集成二极管可控硅整流器SCR保护器件，包括：
一个在P-衬底上形成的深N-阱；
一个在所述深N-阱内形成的P-阱；
一个在所述P-阱内形成的P+二极管抽头，所述P+二极管抽头连接到一个阳极端；
一个在所述P-阱内形成的N+二极管区，并连接到一个阴极端，和
一个在所述深N-阱外的所述P-衬底上形成的N+区，并连接到所述阴极端；
其中所述P+二极管抽头和所述P-阱形成一个导电的PN二极管；
其中所述P+二极管抽头、所述P-阱、所述深N-阱、所述P-衬底、和所述N+区形成一个PNPN SCR结构，其在被PN二极管导电触发开启时导通SCR电流。
17.根据权利要求16所述的SCR保护器件，还包括：
一个N+漏极区，其在所述深N-阱和所述P-衬底的边界上的所述P-阱的外部形成；
一个触发MOS晶体管，其有所述N+区作为源极，所述N+漏极区作为漏极，以及所述P-衬底作为衬底，当所述PN二极管导电以对所述N+漏极区充电时，所述触发MOS晶体管从所述N+漏极区导电到所述N+区。
18.根据权利要求17所述的SCR保护器件，还包括：
其中所述触发MOS晶体管包含四个触发MOS晶体管；
其中所述N+漏极区包含四个N+漏极区；
其中所述P+二极管抽头的形状有四个臂和四个指端；
其中所述N+二极管区包含四个N+二极管区，其位于所述四个臂之间，不会阻止从四个指端到达所述四个N+漏极区的电流。
19.一种输入保护器件，包括：
一个输入焊盘，其能够接收一个静电放电ESD脉冲；
一个接地线，其在正常运行期间被接地；
一个到P-阱的P+二极管抽头，所述P+二极管抽头连接到所述接地线；
多个N+二极管区，其形成在所述P-阱内，并位于所述P+二极管抽头的指之间，所述多个N+二极管区连接到所述输入焊盘；
其中当施加一个ESD脉冲在所述输入焊盘和所述接地线之间时，一个横向二极管电流从所述P+二极管抽头流到所述多个N+二极管区；
一个在P-衬底内形成的深N-阱，其中所述P-阱形成在所述深N-阱内；
多个N+漏极区，其形成在所述深N-阱和所述P-衬底的边界上，其中所述多个N+漏极区靠近所述P+二极管抽头的指的末端，其中电流从所述P+二极管抽头的末端到达所述多个N+漏极区，并不会被所述多个N+二极管区阻止；和
多个N+源极区，其形成在所述P-衬底上，靠近所述多个N+漏极区，其中当施加所述ESD脉冲时，寄生双极结型晶体管的电流从所述多个N+漏极区导通到所述多个N+源极区；
其中所述多个N+源极区连接到所述输入焊盘；
其中所述寄生双极结型晶体管的电流触发开启可控硅整流器SCR，以从所述P+二极管抽头导通SCR电流到所述P-阱、到所述深N-阱、经过所述P-衬底到所述多个N+源极区。
20.根据权利要求19所述的输入保护器件，还包括：
一个深P+注入区，其形成在所述多个N+漏极区之下，所述深P+注入区和所述多个N+漏极区之下的所述深N-阱的有效极性是相反的；
多个薄栅氧化物区，其位于所述多个N+漏极区和所述多个N+源极区之间；
多个栅极，其形成在所述多个薄栅氧化物区之上，其中所述多个栅极连接到所述输入焊盘或是浮置的。
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| CN103515376A (zh) * | 2012-06-28 | 2014-01-15 | 上海摩晶电子科技有限公司 | 基于主动可控触发scr的esd保护电路 |
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