CN105529323B - 半导体结构及其制造方法 - Google Patents

Abstract

本发明公开一种半导体结构及其制造方法。半导体结构包括一基板、一条状叠层结构以及至少一导电结构。基板具有一凹槽，条状叠层结构形成于凹槽内。条状叠层结构包括多个导电条及多个绝缘条。各导电条具有一水平导电段及二垂直导电段连接于对应的水平导电段，水平导电段的延伸方向平行于凹槽的一底部，垂直导电段的延伸方向垂直于凹槽的底部。各绝缘条具有一水平绝缘段及二垂直绝缘段连接于对应的水平绝缘段，垂直绝缘段的延伸方向平行于垂直导电段的延伸方向。导电结构电性连接于这些导电条的至少其中之一。条状叠层结构具有一水平叠层段对应水平导电段，条状叠层结构具有二垂直叠层段对应垂直导电段，垂直叠层段的一宽度大于水平叠层段的一厚度。

Description

半导体结构及其制造方法

技术领域

本发明是有关于一种半导体结构及其制造方法，且特别是有关于一种具有放大的电性接触重叠区域(electrical contact overlay window)的半导体结构及其制造方法。

背景技术

近年来半导体元件的结构不断地改变，且元件的存储器储存容量也不断增加。存储装置是使用于许多产品之中，例如MP3播放器、数字相机、计算机档案等等的储存元件中。随着应用的增加，对于存储装置的需求也趋向较小的尺寸、较大的存储容量。因应这种需求，是需要制造高元件密度及具有小尺寸的存储装置。如此一来，装置中的电性接触元件之间的距离也缩小，造成短路情况的增加、并且降低装置的稳定性。

因此，设计者们无不致力于开发一种三维存储装置，不但具有许多叠层平面而达到更高的记忆储存容量，具有更微小的尺寸，同时具备良好的稳定性。

发明内容

本发明是有关于一种半导体结构及其制造方法。实施例中，半导体结构中，由于条状叠层结构的垂直叠层段的宽度大于水平叠层段的厚度，使得垂直叠层段具有放大的尺寸，因此增大了垂直导电段的节距(pitch)，因此可以有效放大条状叠层结构和导电结构的电性接触重叠区域、并且降低短路的发生。

根据本发明的一实施例，是提出一种半导体结构。半导体结构包括一基板、一条状叠层结构以及至少一导电结构。基板具有一凹槽，条状叠层结构形成于凹槽内。条状叠层结构包括多个导电条及多个绝缘条。导电条与绝缘条是交错设置(interlaced)。各导电条具有一水平导电段及二垂直导电段连接于对应的水平导电段，水平导电段的延伸方向平行于凹槽的一底部，垂直导电段的延伸方向垂直于凹槽的底部。各绝缘条具有一水平绝缘段及二垂直绝缘段连接于对应的水平绝缘段，垂直绝缘段的延伸方向平行于垂直导电段的延伸方向。导电结构电性连接于这些导电条的至少其中之一。条状叠层结构具有一水平叠层段对应水平导电段，条状叠层结构具有二垂直叠层段对应垂直导电段，垂直叠层段的一宽度大于水平叠层段的一厚度。

根据本发明的另一实施例，是提出一种半导体结构的制造方法。半导体结构的制造方法包括以下步骤。提供一基板，包括形成一凹槽于基板内。形成一条状叠层结构于凹槽内，包括：形成多个导电条，各导电条具有一水平导电段及二垂直导电段连接于对应的水平导电段，水平导电段的延伸方向平行于凹槽的一底部，垂直导电段的延伸方向垂直于凹槽的底部；及形成多个绝缘条，导电条与绝缘条是交错设置(interlaced)，各绝缘条具有一水平绝缘段及二垂直绝缘段连接于对应的水平绝缘段，垂直绝缘段的延伸方向平行于垂直导电段的延伸方向。形成至少一导电结构，其中至少一导电结构电性连接于这些导电条的至少其中之一；其中条状叠层结构具有一水平叠层段对应水平导电段，条状叠层结构具有二垂直叠层段对应垂直导电段，垂直叠层段的一宽度大于水平叠层段的一厚度。

为了对本发明的上述及其他方面有更佳的了解，下文特举较佳实施例，并配合所附图式，作详细说明如下：

附图说明

图1绘示本发明的一实施例的半导体结构的剖面示意图。

图2绘示本发明的另一实施例的半导体结构的剖面示意图。

图3绘示本发明的又一实施例的半导体结构的剖面示意图。

图4绘示本发明的更一实施例的半导体结构的剖面示意图。

图5A～图5H绘示依照本发明的一实施例的一种半导体结构的制造方法示意图。

图6A～图6C绘示依照本发明的另一实施例的一种半导体结构的制造方法示意图。

图7A～图7H绘示依照本发明的又一实施例的一种半导体结构的制造方法示意图。

【符号说明】

100、200、300、400：半导体结构

110、110A：基板

110a：上表面

110B、560：金属氧化层

110T：凹槽

110Ta：底部

110Ts：侧壁

120、320：条状叠层结构

120A、320A：导电条

120B、320B：绝缘条

121A、321A：垂直导电段

121A-1：垂直导电层

121A-2：导电间隔层

121B、321B：垂直绝缘段

123A、323A：水平导电段

123B、323B：水平绝缘段

130：导电结构

140：介电结构

150：刻蚀停止层

321B-1：垂直绝缘层

321B-2：绝缘间隔层

520A、520A’、620A：导电层

520B、620B、620B’：绝缘层

650：刻蚀停止材料层

D1、D2、D3：延伸方向

L1、L2：长度

W1、W2、W2a、W2b、W3、W3a、W3b、W4：宽度

T1、T2、T3：厚度

具体实施方式

在此发明的实施例中，是提出一种半导体结构及其制造方法。实施例中，半导体结构中，由于条状叠层结构的垂直叠层段的宽度大于水平叠层段的厚度，使得垂直叠层段具有放大的尺寸，因此增大了垂直导电段的节距(pitch)，因此可以有效放大条状叠层结构和导电结构的电性接触重叠区域、并且降低短路的发生。然而，实施例仅用以作为范例说明，并不会限缩本发明欲保护的范围。此外，实施例中的图式是省略部份要的元件，以清楚显示本发明的技术特点。

请参照图1，其绘示本发明的一实施例的半导体结构100的剖面示意图。半导体结构100包括一基板110、一条状叠层结构120以及至少一导电结构130。基板110具有一凹槽110T。条状叠层结构120形成于凹槽110T内，条状叠层结构120包括多个导电条120A及多个绝缘条120B，导电条120A与绝缘条120B是交错设置(interlaced)。导电结构130电性连接于此些导电条120A的至少其中之一。

如图1所示，各导电条120A具有一水平导电段123A及二垂直导电段121A，此二个垂直导电段121A连接于对应的水平导电段123A。水平导电段123A的延伸方向D1平行于凹槽110T的底部110Ta，垂直导电段121A的延伸方向D2垂直于凹槽110T的底部110Ta。各绝缘条120B具有一水平绝缘段123B及二垂直绝缘段121B，此二个垂直绝缘段121B连接于对应的水平绝缘段123B，垂直绝缘段121B的延伸方向D3平行于垂直导电段121A的延伸方向D2。

如图1所示，条状叠层结构120具有一水平叠层段和二垂直叠层段，水平叠层段对应水平导电段123A，二个垂直叠层段对应两群垂直导电段121A，垂直叠层段的宽度W1大于水平叠层段的厚度T1。换言之，条状叠层结构120中，相较于水平叠层段(厚度T1)，垂直叠层段具有放大的尺寸(宽度W1)，因此可以有效放大条状叠层结构120和导电结构130的电性接触重叠区域(overlay window)。

实施例中，如图1所示，至少一导电结构130电性连接于此些垂直导电段121A的至少其中之一。由于条状叠层结构120的垂直叠层段具有放大的尺寸(宽度W1)，因此增大了垂直导电段121A的节距(pitch)，因此可以有效放大条状叠层结构120和导电结构130的电性接触重叠区域、并且降低短路的发生。

实施例中，基板110例如是一金属氧化物层，导电条120A可包括多晶硅，绝缘条120B可包括氧化硅。本实施例中，如图1所示，条状叠层结构120包括交错设置的3个导电条120A及3个绝缘条120B，然而，导电条120A及绝缘条120B的数量可以依照实际应用做适当选择，并不以前述数量为限。

需注意的是，图式中所呈现的元件并非依照实际比例关系绘制。举例而言，如图1所示，垂直叠层段的宽度W1相对于水平叠层段的长度L2的比例例如是大约1∶1000至1∶100000。换言之，相较于垂直叠层段的宽度W1，水平叠层段的长度L2实际上非常的长，可以到数微米(mm)至数厘米(cm)的程度。

本实施例中，如图1所示，同一个导电条120A中，垂直导电段121A的宽度W2大于对应的水平导电段123A的厚度T2。实施例中，水平导电段123A的厚度T2例如是大约本实施例中，导电结构130的宽度W4小于垂直导电段121A的宽度W2，换言之，垂直导电段121A可以完全涵盖导电结构130的接触端，因此可以有效放大垂直导电段121A和导电结构130的电性接触重叠区域，进而为条状叠层结构120和导电结构130之间提供良好的电性接触。

实施例中，如图1所示，一个垂直导电段121A例如可包括一垂直导电层121A-1和一导电间隔层121A-2，垂直导电层121A-1直接接触导电间隔层121A-2，且垂直导电层121A-1的宽度W2a和导电间隔层121A-2的宽度W2b合并而成垂直导电段121A的宽度W2。实施例中，垂直导电层121A-1的宽度W2a可以大于、等于或小于导电间隔层121A-2的宽度W2b。实施例中，垂直导电层121A-1的材质和导电间隔层121A-2的材质可以相同或不同。

实施例中，如图1所示，半导体结构100更可包括一介电结构140。介电结构140形成于基板110上，导电结构130形成于介电结构140中。

一实施例中，半导体结构100例如是三维存储装置(3D memory device)，条状叠层结构120是用作字线。

图2绘示本发明的另一实施例的半导体结构200的剖面示意图。本实施例中与前述实施例相同的元件是沿用同样的元件标号，且相同元件的相关说明请参考前述，在此不再赘述。

如图2所示，半导体结构200更可包括一刻蚀停止层150，刻蚀停止层150形成于基板110和介电结构140之间。

图3绘示本发明的又一实施例的半导体结构300的剖面示意图。本实施例中与前述实施例相同或相似的元件是沿用同样或相似的元件标号，且相同或相似元件的相关说明请参考前述，在此不再赘述。

如图3所示，半导体结构300中，条状叠层结构320形成于凹槽110T内，条状叠层结构320包括多个导电条320A及多个绝缘条320B，导电条320A与绝缘条320B是交错设置。导电结构130电性连接于此些导电条320A的至少其中之一。

本实施例中，如图3所示，各导电条320A具有一水平导电段323A及二垂直导电段321A，此二个垂直导电段321A连接于对应的水平导电段323A。各绝缘条320B具有一水平绝缘段323B及二垂直绝缘段321B，此二个垂直绝缘段321B连接于对应的水平绝缘段323B。

本实施例中，如图3所示，同一个绝缘条320B中，垂直绝缘段321B的宽度W3大于对应的水平绝缘段323B的厚度T3。实施例中，水平绝缘段323B的厚度T3例如是大约100～500埃。

实施例中，条状叠层结构320中，相较于水平绝缘段323B(厚度T3)，垂直绝缘段321B具有放大的尺寸(宽度W3)，因此增大了垂直导电段321A的节距(pitch)，因此可以有效放大条状叠层结构320和导电结构130的电性接触重叠区域、并且降低短路的发生。

实施例中，如图3所示，一个垂直绝缘段321B例如可包括一垂直绝缘层321B-1和一绝缘间隔层321B-2，垂直绝缘层321B-1直接接触绝缘间隔层321B-2，且垂直绝缘层321B-1的宽度W3a和绝缘间隔层321B-2的宽度W3b合并而成垂直绝缘段321B的宽度W3。实施例中，垂直绝缘层321B-1的宽度W3a可以大于、等于或小于绝缘间隔层321B-2的宽度W3b。实施例中，垂直绝缘层321B-1的材质和绝缘间隔层321B-2的材质可以相同或不同。

图4绘示本发明的更一实施例的半导体结构400的剖面示意图。本实施例中与前述实施例相同或相似的元件是沿用同样或相似的元件标号，且相同或相似元件的相关说明请参考前述，在此不再赘述。

如图4所示，本实施例中，半导体结构400中，同一个导电条120A中，垂直导电段121A的宽度W2大于对应的水平导电段123A的厚度T2；同一个绝缘条320B中，垂直绝缘段321B的宽度W3大于对应的水平绝缘段323B的厚度T3。实施例中，水平导电段123A的厚度T2例如是大约100～500埃，水平绝缘段323B的厚度T3例如是大约100～500埃。

请参照图1及图5A～图5H，其绘示依照本发明的一实施例的一种半导体结构100的制造方法示意图。

请参照图5A～图5B，提供基板110，此步骤包括形成凹槽110T于基板110内。

如图5A所示，提供基板110A，基板110A例如是一金属氧化物层。此金属氧化物层可以沉积于硅基材(未绘示)上、层间介电层(ILD)(未绘示)上、金属介电层(IMD)(未绘示)上或硅材凹槽(Si-recessed trench)(未绘示)内。

接着，如图5B所示，例如以刻蚀方式形成凹槽110T于金属氧化层中，以形成基板110。

请参照图5B～图5H，形成条状叠层结构120于凹槽110T内。本实施例中，条状叠层结构120于凹槽110T内的制造方法例如包括以下步骤。

如图5B所示，形成一导电层520A于凹槽110T内。实施例中，导电层520A形成于凹槽110T的侧壁110Ts上、底部110Ta上及基板110的上表面110a上。

然后，如图5C所示，移除位于凹槽110T的底部110Ta上及基板110的上表面110a上的部分导电层520A以形成二导电间隔层121A-2于凹槽110T的二个相对侧壁110Ts上。

接着，如图5D所示，形成一导电层520A’于导电间隔层121A-2上及凹槽110T的底部110Ta。

接着，如图5E所示，形成一绝缘层520B于导电层520A’上。

接着，如图5F所示，形成二个导电间隔层121A-2于绝缘层520B上，并且依序重复前述形成导电层520A’于导电间隔层121A-2上及凹槽110T的底部110Ta、形成绝缘层520B于导电层520A’上、及形成二个导电间隔层121A-2于绝缘层520B上的步骤，以形成具有多个导电层520A’、多个导电间隔层121A-2及多个绝缘层520B的结构，如图5F所示。

接着，如图5G所示，沉积金属氧化层560于前述的导电层520A’、导电间隔层121A-2及绝缘层520B上且填满凹槽110T。

接着，如图5H所示，平坦化绝缘层520B及导电层520A’。实施例中，例如是以化学机械研磨(CMP)方式平坦化绝缘层520B及导电层520A’。如图5H所示，平坦化后的每一个导电层520A’的垂直部分形成两个垂直导电层121A-1，每二个导电间隔层121A-2与每一个垂直导电层121A-1形成一个导电条120A。此外，绝缘层520B平坦化后形成绝缘条120B。至此，形成交错设置的多个导电条120A与多个绝缘条120B，其中垂直导电段121A的宽度W2大于对应的水平导电段123A的厚度T2。

接着，请参照图1，形成一介电结构140于基板110上，以及形成至少一导电结构130于介电结构140中。如图1所示，导电结构130电性连接于导电条120A。至此，形成如图1所示的半导体结构100。

请参照图1、图5B～图5G及图6A～图6C，其绘示依照本发明的另一实施例的一种半导体结构200的制造方法示意图。

如图6A所示，提供基板110A，基板110A例如是一金属氧化物层。接着，形成一刻蚀停止材料层650于基板110A上，随后形成金属氧化层110B于刻蚀停止材料层650上。刻蚀停止材料层650例如是一金属氮化物层，例如是氮化硅层。

接着，如图6B所示，形成凹槽110T及刻蚀停止层150。实施例中，例如是刻蚀金属氧化层110B、刻蚀停止材料层650及基板110A以形成凹槽110T及刻蚀停止层150，凹槽110T的顶部与刻蚀停止层150实质上齐平。至此，形成刻蚀停止层150于基板110上。

接着，参照图5B～图5G，以类似于图5B～图5G所示的方式形成条状叠层结构120于凹槽110T内。

接着，如图6C所示，以例如是化学机械研磨方式平坦化绝缘层及导电层(例如是如图5H所示的绝缘层520B及导电层520A’)，以形成交错设置的多个导电条120A与多个绝缘条120B。此步骤中，刻蚀停止层150可以作为化学机械研磨的停止层，如此一来，对于化学机械研磨的停止位置可以有较佳的控制。

接着，请参照图2，形成介电结构140于基板110上，以及形成导电结构130于介电结构140中，其中刻蚀停止层150是形成于基板110和介电结构140之间。至此，形成如图2所示的半导体结构200。

请参照图3、图5A及图7A～图7H，其绘示依照本发明的又一实施例的一种半导体结构300的制造方法示意图。

请参照图5A及图7A，提供基板110，此步骤包括形成凹槽110T于基板110内。

请参照图7A～图7H，形成条状叠层结构320于凹槽110T内。本实施例中，条状叠层结构320于凹槽110T内的制造方法例如包括以下步骤。

如图7A所示，形成一导电层620A于凹槽110T内。实施例中，导电层620A形成于凹槽110T的侧壁110Ts上、底部110Ta上及基板110的上表面110a上。

如图7B所示，形成一绝缘层620B于导电层620A。

然后，如图7C所示，移除位于凹槽110T的底部110Ta上及基板110的上表面110a上的部分绝缘层620B以形成二绝缘间隔层321B-2。实施例中，如图7C所示，二绝缘间隔层321B-2形成于导电层620A上对应于凹槽110T的二个相对侧壁110Ts处。

接着，如图7D所示，形成一绝缘层620B’于绝缘间隔层321B-2上及凹槽110T的底部110Ta。

接着，如图7E所示，形成一导电层620A于绝缘层620B’上。

接着，如图7F所示，依序重复前述形成二个绝缘间隔层321B-2于导电层620A上、形成绝缘层620B’于绝缘间隔层321B-2上及凹槽110T的底部110Ta、及形成导电层620A于绝缘层620B’上的步骤，以形成多个导电层620A、多个绝缘间隔层321B-2及多个绝缘层620B’的结构，如图7F所示。

接着，如图7G所示，沉积金属氧化层560于前述的导电层620A、绝缘间隔层321B-2及绝缘层620B’上且填满凹槽110T。

接着，如图7H所示，平坦化绝缘层620B’及导电层620A。实施例中，例如是以化学机械研磨方式平坦化绝缘层620B’及导电层620A。如图7H所示，平坦化后的每一个绝缘层620B’的垂直部分形成两个垂直绝缘层321B-1，每二个绝缘间隔层321B-2与每一个垂直绝缘层321B-1形成一个绝缘条320B。此外，导电层620A平坦化后形成导电条320A。至此，形成交错设置的多个导电条320A与多个绝缘条320B，其中垂直绝缘段321B的宽度W3大于对应的水平绝缘段323B的厚度T3。

接着，请参照图3，形成介电结构140于基板110上，以及形成导电结构130于介电结构140中。如图3所示，导电结构130电性连接于导电条320A。至此，形成如图3所示的半导体结构300。

以下是说明依照本发明的更一实施例的一种半导体结构400的制造方法。请同时参照图4、图5A～图5H及图7A～图7H。

首先，如图5A～图5B所示，提供基板110并形成凹槽110T于基板110内。

接着，如图5B～图5D所示，形成二导电间隔层121A-2于凹槽110T的二个相对侧壁110Ts上，以及形成导电层520A’于导电间隔层121A-2上及凹槽110T的底部110Ta。

接着，请同时参照图5B～图5D图和图7B～图7D，形成二绝缘间隔层321B-2于导电层620A(即对应图5B～图5D的导电层520A’)上对应于凹槽110T的二个相对侧壁110Ts处，以及形成绝缘层620B’于绝缘间隔层321B-2上及凹槽110T的底部110Ta。

接着，依序重复前述如图5B～图5D和图7B～图7D所示的步骤，以形成具有多个导电间隔层121A-2、多个导电层520A’(导电层620A)、多个绝缘间隔层321B-2、及多个绝缘层620B’的结构于基板110上。

接着，沉积如图5G所示的金属氧化层560于前述的导电间隔层121A-2、导电层520A’(导电层620A)、绝缘间隔层321B-2、及绝缘层620B’上且填满凹槽110T。

接着，平坦化绝缘层620B’及导电层520A’(导电层620A)。实施例中，例如是以化学机械研磨方式进行平坦化。如此一来，类似于前述实施例，形成交错设置的多个导电条120A与多个绝缘条320B。

接着，请参照图4，形成介电结构140于基板110上，以及形成导电结构130于介电结构140中。如图4所示，导电结构130电性连接于导电条120A。至此，形成如图4所示的半导体结构400。

综上所述，虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视随附的权利要求范围所界定的为准。

Claims (10)

1.一种半导体结构，包括：

一基板，具有一凹槽；

一条状叠层结构，形成于该凹槽内，该条状叠层结构包括：

多个导电条，各该导电条具有一水平导电段及二垂直导电段连接于对应的该水平导电段，该水平导电段的延伸方向平行于该凹槽的一底部，这些垂直导电段的延伸方向垂直于该凹槽的该底部；及

多个绝缘条，这些导电条与这些绝缘条是交错设置，各该绝缘条具有一水平绝缘段及二垂直绝缘段连接于对应的该水平绝缘段，这些垂直绝缘段的延伸方向平行于这些垂直导电段的延伸方向，且这些垂直绝缘段的一宽度大于对应的该水平绝缘段的一厚度；以及

至少一导电结构，电性连接于这些导电条的至少其中之一；

其中该条状叠层结构具有一水平叠层段对应这些水平导电段，该条状叠层结构具有二垂直叠层段对应这些垂直导电段，这些垂直叠层段的一宽度大于该水平叠层段的一厚度。

2.根据权利要求1所述的半导体结构，其中该至少一导电结构电性连接于这些垂直导电段的至少其中之一。

3.根据权利要求1所述的半导体结构，其中这些垂直导电段的一宽度大于对应的该水平导电段的一厚度，该水平导电段的该厚度为160～200埃。

4.根据权利要求1所述的半导体结构，其中该水平绝缘段的该厚度为160～200埃。

5.根据权利要求1所述的半导体结构，更包括：

一介电结构形成于该基板上，其中该至少一导电结构形成于该介电结构中；以及

一刻蚀停止层，形成于该基板和该介电结构之间。

6.一种半导体结构的制造方法，包括：

提供一基板，包括形成一凹槽于该基板内；

形成一条状叠层结构于该凹槽内，包括：

形成多个导电条，各该导电条具有一水平导电段及二垂直导电段连接于对应的该水平导电段，该水平导电段的延伸方向平行于该凹槽的一底部，这些垂直导电段的延伸方向垂直于该凹槽的该底部；及

形成多个绝缘条，这些导电条与这些绝缘条是交错设置，各该绝缘条具有一水平绝缘段及二垂直绝缘段连接于对应的该水平绝缘段，这些垂直绝缘段的延伸方向平行于这些垂直导电段的延伸方向，且这些垂直绝缘段的一宽度大于对应的该水平绝缘段的一厚度；以及

形成至少一导电结构，其中该至少一导电结构电性连接于这些导电条的至少其中之一；

其中该条状叠层结构具有一水平叠层段对应这些水平导电段，该条状叠层结构具有二垂直叠层段对应这些垂直导电段，这些垂直叠层段的一宽度大于该水平叠层段的一厚度。

7.根据权利要求6所述的半导体结构的制造方法，其中形成该条状叠层结构更包括：

形成二导电间隔层于该凹槽的二相对侧壁上；

形成一导电层于这些导电间隔层上及该凹槽的该底部；

形成一绝缘层于该导电层上；

形成二个该导电间隔层于该绝缘层上；以及

依序重复前述形成该导电层于这些导电间隔层上及该凹槽的该底部、形成该绝缘层于该导电层上、及形成二个该导电间隔层于该绝缘层上，以形成多个该导电层、多个该导电间隔层及多个该绝缘层。

8.根据权利要求7所述的半导体结构的制造方法，更包括：

平坦化这些绝缘层及这些导电层，其中每二个该导电间隔层与平坦化后的每一个该导电层形成这些导电条其中之一，这些绝缘层平坦化后形成这些绝缘条，其中这些垂直导电段的一宽度大于对应的该水平导电段的一厚度。

9.根据权利要求6所述的半导体结构的制造方法，其中形成该条状叠层结构更包括：

形成一导电层于该凹槽内；

形成二绝缘间隔层于该导电层上对应于该凹槽的二相对侧壁处；

形成一绝缘层于这些绝缘间隔层上及该凹槽的该底部；

形成一个该导电层于该绝缘层上；以及

依序重复前述形成该二绝缘间隔层于该导电层上、形成该绝缘层于这些绝缘间隔层上及该凹槽的该底部、及形成一个该导电层于该绝缘层上，以形成多个该导电层、多个该绝缘间隔层及多个该绝缘层。

10.根据权利要求9所述的半导体结构的制造方法，更包括：

平坦化这些绝缘层及这些导电层，其中每二个该绝缘间隔层与平坦化后的每一个该绝缘层形成这些绝缘条其中之一，这些导电层平坦化后形成这些导电条。