CN105529305A - 三层混合晶向绝缘体上半导体结构及其制作方法 - Google Patents

三层混合晶向绝缘体上半导体结构及其制作方法 Download PDF

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CN105529305A CN201510954806.9A CN201510954806A CN105529305A CN 105529305 A CN105529305 A CN 105529305A CN 201510954806 A CN201510954806 A CN 201510954806A CN 105529305 A CN105529305 A CN 105529305A
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Abstract

本发明提供一种三层混合晶向绝缘体上半导体结构及其制作方法，包括基底，其包括依次层叠的第一晶向的硅底层、第一绝缘层、第二晶向的硅中间层、第二绝缘层以及第三晶向的硅顶层、第一掩蔽层、第一凹槽、第一器件衬底材料、第二凹槽、第一侧墙结构、第一晶向的第二器件衬底材料、第三凹槽、第二侧墙结构以及第二晶向的第三器件衬底材料。本发明为基于GaN的功率、高频器件与硅基(100)晶面NMOSFET、(110)晶面PMOSFET器件混合集成电路提供一种新型三层混合晶向绝缘体上半导体结构。同时，还提出了一种将三层不同晶向不同材料衬底平面化的工艺方法，为制备GaN基功率、高频器件和N/PMOSFET分别最优化的Si基CMOS器件混合集成电路制备在同一平面上提供了一种可行且高效的工艺方法。

Description

三层混合晶向绝缘体上半导体结构及其制作方法
技术领域
本发明属于半导体器件制造领域，特别是涉及一种三层混合晶向绝缘体上半导体结构及其制作方法。
背景技术
目前，通常情况下，混合晶向SOI是指衬底硅和顶层硅的晶面不一样的SOI结构，其目的是将NMOSFET和PMOSFET分别制备于(100)晶面和(110)晶面的硅基上，从而在保持NMOSFET中电子载流子的迁移率下，充分增大PMOSFET中空穴载流子的迁移率，以使NMOSFET和PMOSFET工作电流充分平衡，增大CMOS电路功能，简化CMOS电路设计。
基于上述常规混合晶向SOI结构，黄晓橹等发表于《半导体技术》2012Vol.37No.8期上的论文《局部化混合晶向应变硅CMOS结构及其制备方法》提出了一种局部化混合晶向应变硅CMOS结构及其制备方法，通过硬掩模淀积、光刻、干法刻蚀、外延、CMP、湿法刻蚀等工序，使得(110)硅面和(100)硅面实现平面化，然后在同一平面上分别制备NMOSFET和PMOSFET，如图1所示。
同时，GaN材料的研究与应用是目前全球半导体研究的前沿和热点，是研制微电子器件、光电子器件的新型半导体材料，并与SIC、金刚石等半导体材料一起，被誉为是继第一代Ge、Si半导体材料、第二代GaAs、InP化合物半导体材料之后的第三代半导体材料。它具有宽的直接带隙、强的原子键、高的热导率、化学稳定性好(几乎不被任何酸腐蚀)等性质和强的抗辐照能力，在光电子、高温大功率器件和高频微波器件应用方面有着广阔的前景。通常，由于晶格结构接近，一般通过在(111)晶面的硅晶格表面外延生成晶格结构稳定的GaN材料。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种三层混合晶向绝缘体上半导体结构及其制作方法，以实现一种三层不同晶向不同材料衬底平面化结构及工艺方法。
为实现上述目的及其他相关目的，本发明提供一种三层混合晶向绝缘体上半导体结构的制作方法，包括步骤：a)提供一基底，所述基底包括依次层叠的第一晶向的硅底层、第一绝缘层、第二晶向的硅中间层、第二绝缘层以及第三晶向的硅顶层；b)制作第一掩蔽层，于欲制备第一器件区域的位置形成自第一掩蔽层延伸至所述硅顶层的第一凹槽，于所述第一凹槽中形成第一器件衬底材料；c)于欲制备第二器件区域的位置形成直至硅底层的第二凹槽，于所述第二凹槽中形成第一侧墙结构，然后于所述第二凹槽中形成具有第一晶向的第二器件衬底材料；d)欲制备第三器件区域的位置形成直至硅中间层的第三凹槽，于所述第三凹槽中形成第二侧墙结构，然后于所述第三凹槽中形成具有第二晶向的第三器件衬底材料。其中，所述制作方法中，步骤a)、b)、c)、d)的执行顺序为：a)、b)、c)、d)或a)、b)、d)、c)或a)、c)、b)、d)或a)、c)、d)、b)或a)、d)、b)、c)或a)、d)、c)、b)。
作为本发明的三层混合晶向绝缘体上半导体结构的制作方法的一种优选方案，所述第一器件衬底材料、第二器件衬底材料及第三器件衬底材料的生长厚度为至少使得所述第一器件衬底材料、第二器件衬底材料及第三器件衬底材料的上表面在同一平面上持平。
作为本发明的三层混合晶向绝缘体上半导体结构的制作方法的一种优选方案，还包括步骤：采用化学机械研磨工艺去除工艺过程中产生的位于第一器件衬底材料，和/或第二器件衬底材料，和/或第三器件衬底材料上方的多余掩蔽层，并使所述第一器件衬底材料、第二器件衬底材料、第三器件衬底材料上表面持平；或者先采用湿法腐蚀去除工艺过程中产生的位于第一器件衬底材料，和/或第二器件衬底材料，和/或第三器件衬底材料上方的多余掩蔽层，再采用化学机械研磨工艺使所述第一器件衬底材料、第二器件衬底材料、第三器件衬底材料上表面持平。
作为本发明的三层混合晶向绝缘体上半导体结构的制作方法的一种优选方案，步骤b)中，使形成的所述第一器件衬底材料的上表面高出所述第一掩蔽层，之后采用化学机械研磨工艺去除多余的第一器件衬底材料，使第一器件衬底材料的上表面与所述第一掩蔽层上表面持平；步骤c)中，通过形成具有刻蚀窗口的第二掩蔽层来形成所述第二凹槽，并使形成的所述第二器件衬底材料的上表面高出所述第二掩蔽层，之后采用化学机械研磨工艺去除多余的第二器件衬底材料，使第二器件衬底材料的上表面与所述第二掩蔽层上表面持平；步骤d)中，通过形成具有刻蚀窗口的第二掩蔽层来形成所述第二凹槽，并使形成的所述第二器件衬底材料的上表面高出所述第二掩蔽层，之后采用化学机械研磨工艺去除多余的第三器件衬底材料，使第三器件衬底材料的上表面与所述第三掩蔽层上表面持平。
作为本发明的三层混合晶向绝缘体上半导体结构的制作方法的一种优选方案，所述第一掩蔽层、第二掩蔽层及第三掩蔽层的材料包括Si3N4及SiO2中的一种或其组合，所述第一侧墙结构及第二侧墙结构的材料包括Si3N4及SiO2中的一种或其组合。
作为本发明的三层混合晶向绝缘体上半导体结构的制作方法的一种优选方案，所述第三晶向为(111)晶向，所述第一器件衬底材料包括GaN(氮化镓)、GaAs(砷化镓)、InP(磷化铟)、CdS(硫化镉)、BiTe(碲化铋)、Cu2O(氧化亚铜)、AlGaAs(镓铝砷)、InGaAsP(铟镓砷磷)、GaAsP(磷砷化镓)、CuSeIn(硒铟化铜)、SeN(氮化硒)、YN(氮化钇)、La2S3(硫化镧)中的一种。
作为本发明的三层混合晶向绝缘体上半导体结构的制作方法的一种优选方案，所述第一晶向为(100)，第二晶向为(110)；或者所述第一晶向为(110)，第二晶向为(100)；所述第二器件衬底材料及第三器件衬底材料为单晶硅。
本发明还提供一种三层混合晶向绝缘体上半导体结构，包括基底，所述基底包括依次层叠的第一晶向的硅底层、第一绝缘层、第二晶向的硅中间层、第二绝缘层以及第三晶向的硅顶层；第一掩蔽层，形成于所述硅顶层表面；第一凹槽，形成于所述第一掩蔽层中，且露出有硅顶层表面；第一器件衬底材料，形成于所述第一凹槽中；第二凹槽，自所述结构上表面延伸至于所述基底中，且其底部接触硅底层表面；；第一侧墙结构，形成于所述第二凹槽侧壁；第一晶向的第二器件衬底材料，形成于所述第二凹槽中；第三凹槽，自所述结构上表面延伸至所述基底中，且其底部接触硅中间层；第二侧墙结构，形成于所述第三凹槽侧壁；以及第二晶向的第三器件衬底材料，形成于所述第三凹槽中。
作为本发明的三层混合晶向绝缘体上半导体结构的一种优选方案，所述第一器件衬底材料、第二器件衬底材料及第三器件衬底材料的上表面在同一平面上持平。
作为本发明的三层混合晶向绝缘体上半导体结构的一种优选方案，所述第三晶向为(111)晶向，所述第一器件衬底材料包括GaN(氮化镓)、GaAs(砷化镓)、InP(磷化铟)、CdS(硫化镉)、BiTe(碲化铋)、Cu2O(氧化亚铜)、AlGaAs(镓铝砷)、InGaAsP(铟镓砷磷)、GaAsP(磷砷化镓)、CuSeIn(硒铟化铜)、SeN(氮化硒)、YN(氮化钇)、La2S3(硫化镧)中的一种。
作为本发明的三层混合晶向绝缘体上半导体结构的一种优选方案，所述第一晶向为(100)，第二晶向为(110)；或者所述第一晶向为(110)，第二晶向为(100)；所述第二器件衬底材料及第三器件衬底材料为单晶硅。
作为本发明的三层混合晶向绝缘体上半导体结构的一种优选方案，所述第一掩蔽层的材料包括Si3N4及SiO2中的一种或其组合，所述第一侧墙结构及第二侧墙结构的材料包括Si3N4及SiO2中的一种或其组合。
如上所述，本发明的三层混合晶向绝缘体上半导体结构及其制作方法，具有以下有益效果：本发明创新性地提出一种新型的三层混合晶向绝缘体上半导体结构，为基于GaN的功率、高频器件与硅基(100)晶面NMOSFET、(110)晶面PMOSFET器件混合集成电路提供一种新型晶片结构。同时，本发明还提出一种将三层不同晶向不同材料衬底平面化的工艺方法，为制备上述GaN基功率、高频器件和N/PMOSFET分别最优化的Si基CMOSFET器件混合集成电路制备在同一平面上提供了一种可行且高效的工艺方法。
附图说明
图1显示为现有技术中的一种局部化混合晶向应变硅CMOS结构的示意图。
图2显示为本发明的三层混合晶向绝缘体上半导体结构的制作方法步骤流程示意图。
图3～图13显示为本发明的三层混合晶向绝缘体上半导体结构的制作方法各步骤所呈现的结构示意图。其中，图13显示为本发明的三层混合晶向绝缘体上半导体结构的最终结构示意图。
元件标号说明
101硅底层
102第一绝缘层
103硅中间层
104第二绝缘层
105硅顶层
106第一掩蔽层
107第一器件衬底材料
108第二掩蔽层
109第一侧墙结构
110第二器件衬底材料
111第三掩蔽层
112第二侧墙结构
113第三器件衬底材料
S11～S14步骤1)～步骤4)
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图2～图13。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
实施例1
如图2～图13所示，本实施例提供一种三层混合晶向绝缘体上半导体结构的制作方法，包括步骤：
如图2及图3所示，首先进行步骤1)S11，提供一基底，所述基底包括依次层叠的第一晶向的硅底层101、第一绝缘层102、第二晶向的硅中间层103、第二绝缘层104以及第三晶向的硅顶层105。
在本实施例中，所述第一晶向为(100)，第二晶向为(110)，第三晶向为(111)，具体地，所述基底包括依次层叠的(100)晶向的硅底层101、第一二氧化硅层、(110)晶向的硅中间层103、第二二氧化硅层、以及(111)晶向的硅顶层105。
如图2及图4～图5所示，然后进行步骤2)S12制作第一掩蔽层106，并于欲制备第一器件区域的位置形成自第一掩蔽层106延伸至所述硅顶层105的第一凹槽，于所述第一凹槽中形成第一器件衬底材料107。
作为示例，所述第一掩蔽层106为硬掩膜，其材料可以为SiO2或者Si3N4。所述第一器件衬底材料107包括GaN(氮化镓)、GaAs(砷化镓)、InP(磷化铟)、CdS(硫化镉)、BiTe(碲化铋)、Cu2O(氧化亚铜)、AlGaAs(镓铝砷)、InGaAsP(铟镓砷磷)、GaAsP(磷砷化镓)、CuSeIn(硒铟化铜)、SeN(氮化硒)、YN(氮化钇)、La2S3(硫化镧)中的一种。在本实施例中，所述第一掩蔽层106的材料为Si3N4，所述第一器件衬底材料107为GaN(氮化镓)。
具体地，包括以下步骤：
步骤2-1)，于所述硅顶层105表面沉积Si3N4层；
步骤2-2)，于所述Si3N4层表面旋涂光刻胶，并采用光刻工艺于欲制备第一器件区域的位置打开窗口，形成光刻图形；
步骤2-3)，基于所述光刻图形，采用干法刻蚀工艺刻蚀所述Si3N4层至露出所述硅顶层105，形成第一凹槽；
步骤2-4)，采用外延工艺，以第一凹槽内的(111)硅顶层105为籽晶层，生长GaN层，其生长高度需超过所述第一掩蔽层的上表面；由于晶格结构接近在(111)晶面的硅晶格表面外延生长能获得晶格结构稳定且质量较高的GaN材料。
步骤2-5)，采用CMP(化学机械研磨)工艺去除多余的GaN，使GaN上表面和第一掩蔽层的上表面持平。
如图2及图6～图9所示，接着进行步骤3)S13，制作第二掩蔽层108，并于欲制备第二器件区域的位置形成直至硅底层101的第二凹槽，于所述第二凹槽中形成第一侧墙结构109，然后于所述第二凹槽中形成具有第一晶向的第二器件衬底材料110。
作为示例，所述第二掩蔽层108选用为硬掩膜，其材料可以为SiO2或者Si3N4。在本实施例中，所述第二掩蔽层108的材料为Si3N4。所述第二器件衬底材料110为(100)晶向的单晶硅。
具体地，包括以下步骤：
步骤3-1)，于所述GaN层及第一掩蔽层106表面沉积Si3N4层；
步骤3-2)，于所述Si3N4层表面旋涂光刻胶，并采用光刻工艺于欲制备第二器件区域的位置打开窗口，形成光刻图形；
步骤3-3)，基于所述光刻图形，采用干法刻蚀工艺刻蚀所述Si3N4层及所述基底至露出所述硅底层101，形成第二凹槽；
步骤3-4)，通过淀积、刻蚀等工艺在所述第二凹槽内制备第一侧墙结构109，所述第一侧墙结构109材料可以为Si3N4或SiO2或两者组合或其他侧墙材料，并且使得第二凹槽内的(100)硅底层101露出；
步骤3-5)，采用外延工艺，以第二凹槽内的(100)硅底层101为籽晶层，生长(100)单晶硅层，其生长厚度需超过第二掩蔽层上表面；
步骤3-6)，然后采用CMP(化学机械研磨)工艺去除多余的(100)单晶硅，使(100)单晶硅的上表面和第二掩蔽层的上表面持平，
步骤3-7)去除多余的(100)单晶硅以及第二掩蔽层108，使(100)单晶硅的上表面与所述GaN层的上表面持平。
如图2及图10～图13所示，最后进行步骤4)S14，制作第三掩蔽层111，并于欲制备第三器件区域的位置形成直至硅中间层103的第三凹槽，于所述第三凹槽中形成第二侧墙结构112，然后于所述第三凹槽中形成具有第二晶向的第三器件衬底材料113。
作为示例，所述第三掩蔽层111选用为硬掩膜，其材料可以为SiO2或者Si3N4。在本实施例中，所述第三掩蔽层111的材料为Si3N4。所述第三器件衬底材料113为(110)晶向的单晶硅。
具体地，包括以下步骤：
步骤4-1)，于所述GaN层、第一掩蔽层106及(100)单晶硅表面沉积Si3N4层；
步骤4-2)，于所述Si3N4层表面旋涂光刻胶，并采用光刻工艺于欲制备第三器件区域的位置打开窗口，形成光刻图形；
步骤4-3)，基于所述光刻图形，采用干法刻蚀工艺刻蚀所述Si3N4层及所述基底至露出所述硅中间层103，形成第三凹槽；
步骤4-4)，通过淀积、刻蚀等工艺在所述第三凹槽内制备第二侧墙结构112，所述第二侧墙结构112材料可以为Si3N4或SiO2或两者组合或其他侧墙材料，并且使得第三凹槽内的(110)硅中间层103露出；
步骤4-5)，采用外延工艺，以第三凹槽内的(110)硅底层101为籽晶层，生长(110)单晶硅层，其生长厚度需超过第三掩蔽层上表面；
步骤4-6)，然后采用CMP(化学机械研磨)工艺去除多余的(110)单晶硅，使(110)单晶硅的上表面和第三掩蔽层的上表面持平；
步骤4-7)，去除多余的(110)单晶硅以及第三掩蔽层111，使(110)单晶硅的上表面与所述GaN层的上表面以及(100)单晶硅的上表面在同一平面上持平。
当然，上述步骤3-7)及步骤4-7)可以先不进行，这样，在所有步骤完成以后进行步骤5)，采用化学机械研磨工艺去除工艺过程中产生的位于第一器件衬底材料107，和/或第二器件衬底材料110，和/或第三器件衬底材料113上方的多余掩蔽层，并使所述第一器件衬底材料107、第二器件衬底材料110、第三器件衬底材料113表面持平；也可以先采用湿法腐蚀去除工艺过程中产生的位于第一器件衬底材料107，和/或第二器件衬底材料110，和/或第三器件衬底材料113上方的多余掩蔽层，再采用化学机械研磨工艺使所述第一器件衬底材料107、第二器件衬底材料110、第三器件衬底材料113表面持平。从而完成三种不同材料衬底器件的衬底平面化工艺方法。
最后，可以在所述GaN层上制作GaN基功率、高频器件，在所述(110)晶向的单晶硅中制作PMOS器件，在所述(100)晶向的单晶硅上制作NMOS器件，以实现一种性能优异的混合器件集成电路。
如图13所示，本实施例还提供一种三层混合晶向绝缘体上半导体结构，包括：基底、第一掩蔽层106、第一凹槽、第一器件衬底材料107、第二凹槽、第一侧墙结构109、第一晶向的第二器件衬底材料110、第三凹槽、第二侧墙结构112以及第二晶向的第三器件衬底材料113，其中，所述第一器件衬底材料107、第二器件衬底材料110及第三器件衬底材料113的上表面在同一平面上持平。
所述基底包括依次层叠的第一晶向的硅底层101、第一绝缘层102、第二晶向的硅中间层103、第二绝缘层104以及第三晶向的硅顶层105。在本实施例中，所述第一晶向为(100)，第二晶向为(110)，第三晶向为(111)，具体地，所述基底包括依次层叠的(100)晶向的硅底层101、第一二氧化硅层、(110)晶向的硅中间层103、第二二氧化硅层、以及(111)晶向的硅顶层105。
所述第一掩蔽层106形成于所述硅顶层105表面，所述第一凹槽，形成于所述第一掩蔽层106中，且露出有硅顶层105表面；所述第一器件衬底材料107，形成于所述第一凹槽中。作为示例，所述第一掩蔽层106的材料包括Si3N4及SiO2中的一种或其组合，在本实施例中，所述第一掩蔽层106的材料选用为Si3N4。所述第一器件衬底材料107包括GaN(氮化镓)、GaAs(砷化镓)、InP(磷化铟)、CdS(硫化镉)、BiTe(碲化铋)、Cu2O(氧化亚铜)、AlGaAs(镓铝砷)、InGaAsP(铟镓砷磷)、GaAsP(磷砷化镓)、CuSeIn(硒铟化铜)、SeN(氮化硒)、YN(氮化钇)、La2S3(硫化镧)中的一种。在本实施例中，所述第一器件衬底材料107为GaN(氮化镓)。
所述第二凹槽自所述三层混合晶向绝缘体上半导体结构上表面延伸至于所述基底中，且其底部接触硅底层101表面；；所述第一侧墙结构109形成于所述第二凹槽侧壁；所述第一晶向的第二器件衬底材料110形成于所述第二凹槽中；作为示例，所述第一侧墙结构109的材料包括Si3N4及SiO2中的一种或其组合，在本实施例中，所述第一侧墙结构109的材料先用为Si3N4，所述第二器件衬底材料110为(100)晶向的单晶硅。
所述第三凹槽自所述三层混合晶向绝缘体上半导体结构上表面延伸至所述基底中，且其底部接触硅中间层103；所述第二侧墙结构112形成于所述第三凹槽侧壁；所述第二晶向的第三器件衬底材料113形成于所述第三凹槽中。作为示例，所述第二侧墙结构112的材料包括Si3N4及SiO2中的一种或其组合，在本实施例中，所述第二侧墙结构112的材料先用为Si3N4，所述第三器件衬底材料113为(110)晶向的单晶硅。
另外，所述GaN层可以用于制作GaN基功率、高频器件，所述(110)晶向的单晶硅可以用于制作PMOS器件，所述(100)晶向的单晶硅可以用于制作NMOS器件，以实现一种性能优异的混合器件集成电路。
实施例2
本实施例提供一种三层混合晶向绝缘体上半导体结构的制作方法，其基本步骤如实施例1，其中，实施例1中的各个步骤的执行顺序为先进行步骤1)，后进行步骤2)，接着进行步骤4)，最后再进行步骤3)，即步骤3)与步骤4)的执行顺序交换。
实施例3
本实施例提供一种三层混合晶向绝缘体上半导体结构的制作方法，其基本步骤如实施例1，其中，实施例1中的各个步骤的执行顺序为先进行步骤1)，后进行步骤3)，接着进行步骤2)，最后再进行步骤4)。值得说明的是，这种顺序的制作方法需要通过控制所述第一掩蔽层106、第二掩蔽层108、以及第三掩蔽层111的厚度来保证所述第一器件衬底材料107、第二器件衬底材料110及第三器件衬底材料113的生长厚度，以使得所述第一器件衬底材料107、第二器件衬底材料110及第三器件衬底材料113的上表面在同一平面上持平。
另外，基于本实施例3所述，实施例1中的各个步骤的执行顺序也可以为先进行步骤1)、后进行步骤3)、接着进行步骤4)、最后进行步骤2)；
或先进行步骤1)、后进行步骤4)、接着进行步骤2)、最后进行步骤3)；
或先进行步骤1)、后进行步骤4)、接着进行步骤3)、最后进行步骤2)。
以上几种制作方法的示例，只需要通过控制所述第一掩蔽层106、第二掩蔽层108、以及第三掩蔽层111的厚度来保证所述第一器件衬底材料107、第二器件衬底材料110及第三器件衬底材料113的生长厚度，便使得所述第一器件衬底材料107、第二器件衬底材料110及第三器件衬底材料113的上表面在同一平面上持平。
如上所述，本发明的三层混合晶向绝缘体上半导体结构及其制作方法，具有以下有益效果：本发明创新性地提出一种新型的三层混合晶向绝缘体上半导体结构，为基于GaN的功率、高频器件与硅基(100)晶面NMOSFET、(110)晶面PMOSFET器件混合集成电路提供一种新型晶片结构。同时，本发明还提出一种将三层不同晶向不同材料衬底平面化的工艺方法，为制备上述GaN基功率、高频器件和N/PMOSFET分别最优化的Si基CMOSFET器件混合集成电路制备在同一平面上提供了一种可行且高效的工艺方法。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (13)

1.一种三层混合晶向绝缘体上半导体结构的制作方法，其特征在于，包括步骤：
a)提供一基底，所述基底包括依次层叠的第一晶向的硅底层、第一绝缘层、第二晶向的硅中间层、第二绝缘层以及第三晶向的硅顶层；
b)在所述硅顶层上方形成第一掩蔽层，于欲制备第一器件区域的位置形成自第一掩蔽层延伸至所述硅顶层的第一凹槽，于所述第一凹槽中形成第一器件衬底材料；
c)于欲制备第二器件区域的位置形成直至硅底层的第二凹槽，于所述第二凹槽中形成第一侧墙结构，然后于所述第二凹槽中形成具有第一晶向的第二器件衬底材料；
d)于欲制备第三器件区域的位置形成直至硅中间层的第三凹槽，于所述第三凹槽中形成第二侧墙结构，然后于所述第三凹槽中形成具有第二晶向的第三器件衬底材料。
2.根据权利要求1所述的三层混合晶向绝缘体上半导体结构的制作方法，其特征在于：所述制作方法中，步骤a)、b)、c)、d)的执行顺序为：a)、b)、c)、d)或a)、b)、d)、c)或a)、c)、b)、d)或a)、c)、d)、b)或a)、d)、b)、c)或a)、d)、c)、b)。
3.根据权利要求1所述的三层混合晶向绝缘体上半导体结构的制作方法，其特征在于：所述第一器件衬底材料、第二器件衬底材料及第三器件衬底材料的生长厚度为至少使得所述第一器件衬底材料、第二器件衬底材料及第三器件衬底材料的上表面在同一平面上持平。
4.根据权利要求1所述的三层混合晶向绝缘体上半导体结构的制作方法，其特征在于：还包括步骤：采用化学机械研磨工艺去除工艺过程中产生的位于第一器件衬底材料，和/或第二器件衬底材料，和/或第三器件衬底材料上方的多余掩蔽层，并使所述第一器件衬底材料、第二器件衬底材料、第三器件衬底材料上表面持平；或者先采用湿法腐蚀去除工艺过程中产生的位于第一器件衬底材料，和/或第二器件衬底材料，和/或第三器件衬底材料上方的多余掩蔽层，再采用化学机械研磨工艺使所述第一器件衬底材料、第二器件衬底材料、第三器件衬底材料上表面持平。
5.根据权利要求1所述的三层混合晶向绝缘体上半导体结构的制作方法，其特征在于：
步骤b)中，使形成的所述第一器件衬底材料的上表面高出所述第一掩蔽层，之后采用化学机械研磨工艺去除多余的第一器件衬底材料，使第一器件衬底材料的上表面与所述第一掩蔽层上表面持平；
步骤c)中，通过形成具有刻蚀窗口的第二掩蔽层来形成所述第二凹槽，并使形成的所述第二器件衬底材料的上表面高出所述第二掩蔽层，之后采用化学机械研磨工艺去除多余的第二器件衬底材料，使第二器件衬底材料的上表面与所述第二掩蔽层上表面持平；
步骤d)中，通过形成具有刻蚀窗口的第三掩蔽层来形成所述第三凹槽，并使形成的所述第三器件衬底材料的上表面高出所述第三掩蔽层，之后采用化学机械研磨工艺去除多余的第三器件衬底材料，使第三器件衬底材料的上表面与所述第三掩蔽层上表面持平。
6.根据权利要求5所述的三层混合晶向绝缘体上半导体结构的制作方法，其特征在于：所述第一掩蔽层、第二掩蔽层及第三掩蔽层的材料包括Si3N4及SiO2中的一种或其组合，所述第一侧墙结构及第二侧墙结构的材料包括Si3N4及SiO2中的一种或其组合。
7.根据权利要求1所述的三层混合晶向绝缘体上半导体结构的制作方法，其特征在于：所述第三晶向为(111)晶向，所述第一器件衬底材料包括GaN、GaAs、InP、CdS、BiTe、Cu2O、AlGaAs、InGaAsP、GaAsP、CuSeIn、SeN、YN、La2S3中的一种。
8.根据权利要求1所述的三层混合晶向绝缘体上半导体结构的制作方法，其特征在于：所述第一晶向为(100)，第二晶向为(110)；或者所述第一晶向为(110)，第二晶向为(100)；所述第二器件衬底材料及第三器件衬底材料为单晶硅。
9.一种三层混合晶向绝缘体上半导体结构，其特征在于，包括：
基底，所述基底包括依次层叠的第一晶向的硅底层、第一绝缘层、第二晶向的硅中间层、第二绝缘层以及第三晶向的硅顶层；
第一掩蔽层，形成于所述硅顶层表面；
第一凹槽，形成于所述第一掩蔽层中，且露出有硅顶层表面；
第一器件衬底材料，形成于所述第一凹槽中；
第二凹槽，自所述结构上表面延伸至于所述基底中，且其底部接触硅底层表面；
第一侧墙结构，形成于所述第二凹槽侧壁；
第一晶向的第二器件衬底材料，形成于所述第二凹槽中；
第三凹槽，自所述结构上表面延伸至所述基底中，且其底部接触硅中间层；
第二侧墙结构，形成于所述第三凹槽侧壁；
第二晶向的第三器件衬底材料，形成于所述第三凹槽中。
10.根据权利要求9所述的三层混合晶向绝缘体上半导体结构，其特征在于：所述第一器件衬底材料、第二器件衬底材料及第三器件衬底材料的上表面在同一平面上持平。
11.根据权利要求9所述的三层混合晶向绝缘体上半导体结构，其特征在于：所述第三晶向为(111)晶向，所述第一器件衬底材料包括GaN、GaAs、InP、CdS、BiTe、Cu2O、AlGaAs、InGaAsP、GaAsP、CuSeIn、SeN、YN、La2S3中的一种。
12.根据权利要求9所述的三层混合晶向绝缘体上半导体结构，其特征在于：所述第一晶向为(100)，第二晶向为(110)；或者所述第一晶向为(110)，第二晶向为(100)；所述第二器件衬底材料及第三器件衬底材料为单晶硅。
13.根据权利要求9所述的三层混合晶向绝缘体上半导体结构，其特征在于：所述第一掩蔽层的材料包括Si3N4及SiO2中的一种或其组合，所述第一侧墙结构及第二侧墙结构的材料包括Si3N4及SiO2中的一种或其组合。
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