CN105487489A - 一种带被试件同步功能的三通道编码器细分及位置信息采集装置 - Google Patents

Abstract

一种带被试件同步功能的三通道编码器细分及位置信息采集装置，它包括FPGA芯片以及与其相连的差分转单端模块、模数转换模块、两路RS-422A模块、EnDat接口模块、PCI接口模块，其中：差分转单端模块用于将增量式正余弦编码器输入的差分信号转换为单端信号，以方便后续的模数转换模块做进一步的处理；模数转换模块用于将编码器单端的正余弦模拟信号经过数据采样转换成数字电路可处理的数字信号，以便后续数字电路对数据进行处理；两路RS-422A模块用于与计算机或者DSP连接，将三轴数据以及被试件数据按照RS-422A串口标准输出至后续电子设备；所述的EnDat接口模块用于与后续具有EnDat接口的设备相连，将三轴数据以及被试件数据按照EnDat接口标准输出至后续电子设备；PCI接口模块用于与计算机的PCI扩展接口相连接，使得计算机可以高速、稳定地获取数据，便于后续的数据处理以及保存。

Description

一种带被试件同步功能的三通道编码器细分及位置信息采集装置

技术领域

本发明涉及的是一种带被试件同步功能的三通道编码器细分及位置信息采集装置，可应用于数控***中，以提高控制***精度、为控制单元提供位置信息、为计算机采集编码器数据以及测试领域中进行编码器和被试件的同步，属于正余弦编码器细分、编码器位置信息采集以及数控***技术领域。

背景技术

数控和工控***在测量和控制过程中，编码器是最常用的闭环反馈装置，编码器信息的采集精度和信息传输速度在很大程度上决定了整个***的响应速度和精度。编码器的种类主要分为增量式和绝对式，通常在高精度的***中会采用增量式的正余弦编码器，因为利用编码器的正余弦信号可以进行细分提高编码器的分辨率，从而提高***的精度。同时，采集之后的数据传输接口也会影响整个***的速度、精度以及稳定性。

传统的数控和工控***中，对于正余弦编码器，一般先将正余弦信号整形为方波脉冲信号再传输到DSP(数字信号处理器)的正交计数模块，由DSP来完成编码器的位置和速度信息的采集，最终完成对整个***的闭环控制。但是该处理方法主要存在以下三个缺点：第一，编码器的分辨率没有得到提升，***控制精度也没有得到提升；第二，用DSP来采集和处理数据会影响CPU(中央处理器)对整个***控制的实时性；第三，只能在特定产品上使用，不能应用在其他控制***上。

为了提高***的控制精度，一般会采用软件或者硬件对编码器的正余弦信号进行细分，以提高分辨率。硬件细分的方法主要是通过比较器电路来比较参考电平和编码器的信号电平，得到细分数据，但是该方法实现复杂，灵活性低，细分的精度也不能保证。软件细分通常采用DSP或MCU(微处理器)附加ADC(模数转换)等相关***电路，运行相关细分算法得到细分数据，但相对硬件而言，软件细分方法速度减慢，且CPU占用率较高。

随着FPGA(现场可编程逻辑阵列)的成本不断降低，应用的领域也越来越广。利用EDA工具开发FPGA，发挥其高速、并行、可靠等特点，设计相关算法对编码器数据进行细分并且对外提供标准化的接口。同时，越来越多的控制***要求具有标准化接口、中心化控制、远程控制以及对数据进行可视化处理和保存等特点，因此配备工业控制计算机或具有良好的人机交互界面高集成度控制***已经成为一种趋势。

发明内容

本发明的目的在于克服现有技术存在的不足，而提供一种带被试件同步功能的三通道编码器细分及位置采集装置，该装置具有三通道的正余弦编码器信号输入接口，同时具体PCI接口、RS-422A接口以及EnDat接口，可用于连接计算机和DSP，还能将细分后的编码器数据通过EnDat接口传输给后续电子设备。

为实现上述目的，本发明采用如下技术方案：一种带被试件同步功能的三通道编码器细分及位置信息采集装置，它包括FPGA芯片以及与其相连的差分转单端模块、模数转换(ADC)模块、两路RS-422A模块、EnDat接口模块、PCI接口模块，其中：

所述差分转单端模块用于将增量式正余弦编码器输入的差分信号转换为单端信号，以方便后续的模数转换(ADC)模块做进一步的处理；

所述的模数转换(ADC)模块用于将编码器单端的正余弦模拟信号经过数据采样转换成数字电路可处理的数字信号，以便后续数字电路对数据进行处理；

所述的两路RS-422A模块用于与计算机或者DSP连接，将三轴数据以及被试件数据按照RS-422A串口标准输出至后续电子设备；

所述的EnDat接口模块用于与后续具有EnDat接口的设备相连，将三轴数据以及被试件数据按照EnDat接口标准输出至后续电子设备；

所述PCI接口模块用于与计算机的PCI扩展接口相连接，使得计算机可以高速、稳定地获取数据，便于后续的数据处理以及保存；

本发明采用FPGA作为装置的控制核心，利用FPGA并行特性，在单个FPGA芯片中集成了时钟管理模块、编码器AD数据滤波模块、编码器信号误差修正模块、编码器信号细分模块、三轴数据同步模块、被试件数据同步模块、RS-422A控制模块、EnDat接口控制模块、PCI接口控制模块。

作为优选：所述FPGA芯片内的时钟管理模块是将外部晶振输入的时钟信号通过锁相环以及分频逻辑，生成***各个模块需要的不同频率的时钟信号，包括***主处理时钟、编码器细分时钟、数据同步时钟、串口时钟、EnDat接口时钟；所述的时钟管理模块根据外部输入的晶振时钟设置好倍频和分频比，利用FPGA内部集成的锁相环及分频逻辑输出需要的时钟信号，供其它模块使用。

作为优选：所述FPGA芯片内的编码器AD数据滤波模块是对AD采集到的编码器数据跳点进行剔除以及数据的毛刺进行滤波，具体包括以下步骤：

设定一个跳点的阀值a，假设当前正余弦输入值和后续的正余弦值分别为x₀，x₁，x₂；当x₀和x₁，x₁和x₂的差值都大于a，并且x₀和x₂的差值小于a的时候认定x₁为正余弦输入的一个跳点，在实际处理过程中，可能不会限定x₁为一个点，可以根据实际信号情况进行调整，满足下式，则认为x₁为一个数据跳点；

$\left\{\begin{array}{c}\left|x_0-x_1\right|>a\\ \left|x_1-x_2\right|>a\\ \left|x_0-x_2\right|<a\end{array}\right.$

对数据的毛刺滤波采用一阶滞后滤波，当前输出结果是前一输出结果和当前输入结果的加权平均值，权值由不同程度的毛刺信号选定；滤波公式如下：

y(t)＝(1-a)×y(t-1)+a×x(t)。

作为优选：所述FPGA芯片内的编码器信号误差修正模块用于修正编码器信号中存在的误差；由于现实中的编码器信号并不理想，信号间有时会存在幅值误差、直流偏置误差和相位误差。为了细分数据更为准确必须对编码器的上述误差进行修正，误差修正模块首先对信号的直流误差进行修正然后再修正幅值误差，最后修正相位误差；具体的实现方法如下：

软件通过遍历一个完整的正余弦波周期，检测峰值U_max和谷值U_min，然后取两者的平均值作为平衡值U_mid，以峰值和平衡值的差值作为幅值A；具体公式如下：

U_mid＝(U_max-U_min)/2

A＝U_max-U_mid

然后将正余弦信号以参考平衡位置做平移，使两个信号的平衡位置都调整到参考平衡位置U_std上来，假设正弦信号的平衡位置为U_sin0(即上述计算的U_mid)，余弦信号的平衡位置为U_cos0(即上述计算的U_mid)，正余弦输入分别为U_sin，U_cos，根据下述公式求得平移后的正弦信号分别为U_s'_in和U_c'_os；

U′_sin＝U_sin-U_sin0+U_std

U′_cos＝U_cos-U_cos0+U_std

接着根据正弦波的幅值调整余弦波的幅值，以正弦波的幅值作为参考幅值A_sin，等比缩放余弦波的幅值A_cos，使余弦信号的幅值和正弦信号的幅值一致，如下式所示(中cosθ为AD输入的绝对值，cos'θ为幅值调整后的余弦信号)：

${\cos }^{\&prime;}\mathrm{\&theta;}=\frac{A_{sin}\&times;cos\mathrm{\&theta;}}{A_{\cos }}$

最后进行正余弦信号相位的修正，当正余弦信号不正交时，两者相位和不等， 的比值与相位滞后角度δ有关，δ的大小是相位补偿的依据，因此需要确定和的比值，δ的计算公式如下：

相位差可以通过在u₁'过零点时启动计数器计数，当u'₂过零点时读出计数值作为当u₁'再次过零点时读出计数值作为这样循环，通过上式即可实现相位滞后角度δ的实时计算，最后在计算时做响应的相位补偿。

作为优选：所述的FPGA芯片内的编码器信号细分模块用于对编码器的正余弦数字信号进行细分，以获得更大的分辨率和***精度；由于编码器输出的是正余弦信号,如果直接通过反正、余弦函数运算较为复杂,且由于正弦信号在±90°的时候其值变化缓慢,所以运算求出的角度信息就会不精确，因此可以利用正余弦信号求出正反切函数，然后求反正切和反余切函数即可得到细分的相位数据具体实现方法如下：

判断正弦信号和余弦信号的过零点及它们的绝对值相等的临界点，使用一个计数器来累加分区数，作为区域的基值；然后在每个区域内将正弦值与余弦值取绝对值，再将绝对值大的除以绝对值小的，得到每个区域内的正切或者反切值；为了方便读数，在反正切区域将反切取倒数转换为正切值，然后加上前一个区域的正切值，这样在两个区域内就得到一条由两条正切函数组成的由小到大的曲线，事先建立好上述的查找表，根据商的值可以查表得出横轴上0～24区域(一个区域)内细分值，然后将区域基值与区域内细分值合并，就完成对一个信号周期的细分；根据下表内容可以确定采样到的信号所在的区域。

根据上述原理，结合ADC的位数，将每个区间细分4096倍，共8个区间，所以实现的细分倍数最大可达32768倍。

作为优选：所述FPGA芯片内的三轴数据同步模块是将三个轴的数据进行并行处理，在相同时刻采样数据，保证三个轴的细分数据输出延时在一定范围内，从而保证在组帧输出时的数据同步。

作为优选：所述FPGA芯片内的被试件数据同步模块，其外部先通过一个RS-422A串口接收端输入需要同步的被试件的帧格式，包括被试件数据帧的波特率、帧头、帧尾以及帧长；当被试件同步模块接收完被试件的帧格式后通过另一个RS-422A串口接收端按照设置好的帧格式接收被试件数据，之后每接收完一帧被试件数据就将同步好的三轴编码器数据与被试件数据同步，再通过RS-422A串口的发送端将同步过的包含被试件信息的三轴编码器数据输出。

作为优选：所述FPGA芯片内的RS-422A控制模块，它可以控制两路全双工的RS-422A串行接口，可自定义串口的波特率、帧头、帧长以及帧尾，具体收发对应的功能包括被试件帧格式设置帧接收端、被试件数据接收端、三轴同步数据发送端和含被试件数据的三轴同步数据发送端。

作为优选：所述FPGA芯片内的EnDat接口控制模块是将三轴编码器数据遵守海德汉EnDat接口的电平标准、命令格式以及发送和接收时序组帧输出至后续设备；

所述FPGA芯片内的PCI接口控制模块是按照PCI总线标准，在FPGA内部实现PCI协议以及数据传输控制功能。

本发明可以适用于不同的控制***，给***提供高精度、高分辨率、高可靠性的编码器信息，能满足***的接口标准化、控制中心化、远程控制以及对数据进行可视化处理和保存等要求。

附图说明

图1为本发明的结构示意图；

图2为本发明的FPGA1芯片内部的程序模块结构示意图；

图3为本发明的求正余弦平衡值软件流程图；

图4为本发明的正余弦相位误差修正程序流程图。

具体实施方式

下面结合附图和具体实施例对本发明作进一步的说明，下述说明仅是说明性的，并不构成对本发明的的限定。

图1是本发明的结构示意图。一种带被试件同步功能的三通道编码器细分及位置信息采集装置，它包括FPGA芯片1以及与三个通道相对应的差分转单端模块2～4、模数转换(ADC)模块5～7、两路RS-422A模块8～9、EnDat接口模块11、PCI接口模块10。上述模块分别与其对应的FPGA芯片内的控制模块相连接。

以一个通道为例，编码器的正余弦差分信号首先输入至差分转单端模块2，将其输入的差分信号转换为单端的信号后输出给模数转换(ADC)模块5，AD转换完成后的数字信号经过FPGA1的I/O管脚输入到FPGA1中。

FPGA1芯片内部的程序模块结构示意图如图2所示，包含时钟管理模块2、编码器AD数据滤波模块3～5、编码器信号误差修正模块6～8、编码器信号细分模块9～11、三轴数据同步模块12、被试件数据同步模块13、两路RS-422A控制模块14、EnDat接口控制模块15、PCI接口控制模块16。

在FPGA1中各个模块的时钟信号都由时钟管理模块2提供，时钟管理模块2将输入的外部晶振时钟经过分频或者倍频后驱动其他模块。上述经AD转换后的数字信号通过FPGA1的I/O管脚输入到编码器AD数据滤波模块3中，对采集到的编码器数据跳点进行剔除以及数据的毛刺进行滤波。具体处理方法如下：

根据信号质量，设定一个跳点的阀值a，假设当前正余弦输入值和后续的正余弦值分别为x₀，x₁，x₂；当x₀和x₁，x₁和x₂的差值都大于a，并且x₀和x₂的差值小于a的时候认定x₁为正余弦输入的一个跳点。在实际处理过程中，可能不会限定x₁为一个点，可以根据实际信号情况进行调整。满足下式，则认为x₁为一个数据跳点。

$\left\{\begin{array}{c}\left|x_0-x_1\right|>a\\ \left|x_1-x_2\right|>a\\ \left|x_0-x_2\right|<a\end{array}\right.$

对数据的毛刺滤波采用一阶滞后滤波。滤波原理为：当前输出结果是前一输出结果和当前输入结果的加权平均值，滤波公式如下：

y(t)＝(1-a)×y(t-1)+a×x(t)

经过编码器AD数据滤波模块3后可以得到平滑的编码器数据，由于数据会存在直流偏置误差、幅值误差以及相位误差，所以将数据送至编码器信号误差修正模块6，以供做进一步的处理。

编码器信号误差修正模块6首先对信号的直流误差进行修正然后再修正幅值误差，最后修正相位误差。具体的实现方法如下：

如图3求正余弦平衡值软件流程图所示，软件通过遍历一个完整的正余弦信号周期，检测并记录峰值U_max和谷值U_min，然后取两者的平均值作为平衡值U_mid，以峰值和平衡值的差值作为幅值A。

U_mid＝(U_max-U_min)/2

A＝U_max-U_mid

将正余弦信号以参考平衡位置做平移，使两个信号的平衡位置都调整到参考平衡位置U_std(由AD的位数决定)上来。假设正弦信号的平衡位置为U_sin0，余弦信号的平衡位置为U_cos0，正余弦输入分别为U_sin，U_cos。平移后的正弦信号分别为U_s'_in和U_c'_os。

U′_sin＝U_sin-U_sin0+U_std

U′_cos＝U_cos-U_cos0+U_std

然后根据正弦波的幅值调整余弦波的幅值：以正弦波的幅值作为参考幅值A_sin，等比缩放余弦波的幅值A_cos，使余弦信号的幅值和正弦信号的幅值一致。如下式所示(中cosθ为AD输入的绝对值，cos'θ为幅值调整后的余弦信号)：

${\cos }^{\&prime;}\mathrm{\&theta;}=\frac{A_{sin}\&times;cos\mathrm{\&theta;}}{A_{\cos }}$

最后修正正余弦信号的相位误差，方法如图4正余弦相位误差修正程序流程图所示。具体为：当余弦相位不存在滞后时，正、余弦信号零点间的相位差与余、正弦信号零点问的相位差相等；而当正余弦信号不正交时， 的比值与相位滞后角度δ有关。δ的大小是相位补偿的依据，因此需要确定和的比值。可以看出：

相位差可以这样得到。当u₁'为过零点时启动计数器计数，当u'₂为过零点时读出计数值作为当u₁'再次为过零点时读出计数值作为这样循环，通过上式即可实现相位滞后角度δ的实时计算。

然后，将无误差的正余弦编码器数据输入至编码器信号细分模块9，对编码器进行细分以提高分辨率。首先利用正余弦信号求出正反切函数，然后求反正切和反余切函数即可得到细分的相位数据。具体实现方法如下：

判断正弦信号和余弦信号的过零点及它们的绝对值相等的临界点，使用一个计数器来累加分区数，作为区域的基值；然后在每个区域内将正弦值与余弦值取绝对值，再将绝对值大的除以绝对值小的，得到每个区域内的正切或者反切值；为了方便读数，在反正切区域将反切取倒数转换为正切值，然后加上前一个区域的正切值，这样在两个区域内就得到一条由两条正切函数组成的由小到大的曲线，事先建立好上述的查找表，根据商的值可以查表得出横轴上0～24区域(一个区域)内细分值，然后将区域基值与区域内细分值合并，就完成对一个信号周期的细分。根据下表内容可以确定采样到的信号所在的区域。

通过编码器信号细分模块9，得到细分后的三轴编码器位置数据后，需要对三轴的的数据进行同步，利用三轴数据同步模块12在相同时刻采样数据，保证三轴数据的同步性。然后将同步后的数据输出至被试件数据同步模块13。

被试件数据同步模块13根据RS-422A控制模块14其中一路串口接收端输入需要同步的被试件的帧格式，包括被试件数据帧的波特率、帧头、帧尾以及帧长。当被试件同步模块13收完被试件的帧格式后通过另一路RS-422A串口接收端按照设置好的帧格式接收被试件数据，之后每接收完一帧被试件数据就将同步好的三轴编码器数据与被试件数据同步，再通过RS-422A控制模块14其中一路串口的发送端将同步过的包含被试件信息的三轴编码器数据输出给后续控制模块。

最后根据将数据分别输出至RS-422A控制模块14、EnDat接口控制模块15和PCI接口控制模块16。再由RS-422A控制模块14按照一定的波特率、帧头、帧长以及帧尾遵守RS-422A的通信标准将三轴数据及被试件数据输出至图1中的RS-422A模块8～9；由EnDat接口控制模块15遵守海德汉EnDat接口的电平标准、命令格式以及发送和接收时序组帧输出至后续设备；由PCI接口控制模块16按照PCI接口标准，将细分后的编码器数据以及被试件数据通过PCI协议传输到计算机，利用计算机进行数据的处理以及存储。

Claims (9)

1.一种带被试件同步功能的三通道编码器细分及位置信息采集装置，它包括FPGA芯片以及与其相连的差分转单端模块、模数转换(ADC)模块、两路RS-422A模块、EnDat接口模块、PCI接口模块，其特征在于：

所述差分转单端模块用于将增量式正余弦编码器输入的差分信号转换为单端信号，以方便后续的模数转换(ADC)模块做进一步的处理；

所述的模数转换(ADC)模块用于将编码器单端的正余弦模拟信号经过数据采样转换成数字电路可处理的数字信号，以便后续数字电路对数据进行处理；

所述的两路RS-422A模块用于与计算机或者DSP连接，将三轴数据以及被试件数据按照RS-422A串口标准输出至后续电子设备；

所述的EnDat接口模块用于与后续具有EnDat接口的设备相连，将三轴数据以及被试件数据按照EnDat接口标准输出至后续电子设备；

所述PCI接口模块用于与计算机的PCI扩展接口相连接，使得计算机可以高速、稳定地获取数据，便于后续的数据处理以及保存；

所述的FPGA芯片内包括时钟管理模块、编码器AD数据滤波模块、编码器信号误差修正模块、编码器信号细分模块、三轴数据同步模块、被试件数据同步模块、RS-422A控制模块、EnDat接口控制模块、PCI接口控制模块。

2.根据权利要求1所述的带被试件同步功能的三通道编码器细分及位置信息采集装置，其特征在于所述FPGA芯片内的时钟管理模块是将外部晶振输入的时钟信号通过锁相环以及分频逻辑，生成***各个模块需要的不同频率的时钟信号，包括***主处理时钟、编码器细分时钟、数据同步时钟、串口时钟、EnDat接口时钟。

3.根据权利要求1所述的带被试件同步功能的三通道编码器细分及位置信息采集装置，其特征在于所述FPGA芯片内的编码器AD数据滤波模块是对AD采集到的编码器数据跳点进行剔除以及数据的毛刺进行滤波，具体包括以下步骤：

设定一个跳点的阀值a，假设当前正余弦输入值和后续的正余弦值分别为x₀，x₁，x₂；当x₀和x₁，x₁和x₂的差值都大于a，并且x₀和x₂的差值小于a的时候认定x₁为正余弦输入的一个跳点，在实际处理过程中，可能不会限定x₁为一个点，可以根据实际信号情况进行调整，满足下式，则认为x₁为一个数据跳点；

$\left\{\begin{array}{c}|x_0-x_1|>a\\ |x_1-x_2|>a\\ |x_0-x_2|<a\end{array}\right.$

对数据的毛刺滤波采用一阶滞后滤波，当前输出结果是前一输出结果和当前输入结果的加权平均值，权值由不同程度的毛刺信号选定。

4.根据权利要求1所述的带被试件同步功能的三通道编码器细分及位置信息采集装置，其特征在于所述FPGA芯片内的编码器信号误差修正模块，它首先对输入的正余弦数字信号的一个周期进行判断，检测峰值U_max和谷值U_min，然后取两者的平均值作为平衡值U_mid，以峰值和平衡值的差值作为幅值A，具体公式如下：

U_mid＝(U_max-U_min)/2

A＝U_max-U_mid

然后将正余弦信号以参考平衡位置做平移，使两个信号的平衡位置都调整到参考平衡位置U_std上来，假设正弦信号的平衡位置为U_sin0(即上述计算的U_mid)，余弦信号的平衡位置为U_cos0(即上述计算的U_mid)，正余弦输入分别为U_sin，U_cos，根据下述公式求得平移后的正弦信号分别为U′_sin和U′_cos；

U′_sin＝U_sin-U_sin0+U_std

U′_cos＝U_cos-U_cos0+U_std

接着根据正弦波的幅值调整余弦波的幅值，以正弦波的幅值作为参考幅值A_sin，等比缩放余弦波的幅值A_cos，使余弦信号的幅值和正弦信号的幅值一致，如下式所示(中cosθ为AD输入的绝对值，cos'θ为幅值调整后的余弦信号)：

${\cos }^{\&prime;}\mathrm{\&theta;}=\frac{A_{sin}\&times;cos\mathrm{\&theta;}}{A_{\cos }}$

最后进行正余弦信号相位的修正，当正余弦信号不正交时，两者相位和不等， 的比值与相位滞后角度δ有关，δ的大小是相位补偿的依据，因此需要确定和的比值，δ的计算公式如下：

相位差可以通过在u₁'过零点时启动计数器计数，当u'₂过零点时读出计数值作为当u₁'再次过零点时读出计数值作为这样循环，通过上式即可实现相位滞后角度δ的实时计算，最后在计算时做响应的相位补偿。

5.根据权利要求1所述的带被试件同步功能的三通道编码器细分及位置信息采集装置，其特征在于所述的FPGA芯片内的编码器信号细分模块，它首先判断正弦信号和余弦信号的过零点及它们的绝对值相等的临界点，使用一个计数器来累加分区数，作为区域的基值；然后在每个区域内将正弦值与余弦值取绝对值，再将绝对值大的除以绝对值小的，得到每个区域内的正切或者反切值；为了方便读数，在反正切区域将反切取倒数转换为正切值，然后加上前一个区域的正切值，这样在两个区域内就得到一条由两条正切函数组成的由小到大的曲线，事先建立好上述的查找表，根据商的值可以查表得出横轴上0～24区域(一个区域)内细分值，然后将区域基值与区域内细分值合并，就完成对一个信号周期的细分，结合ADC的位数，将每个区间细分4096倍，共8个区间，所以实现的细分倍数最大可达32768倍。

6.根据权利要求1所述的带被试件同步功能的三通道编码器细分及位置信息采集装置，其特征在于所述FPGA芯片内的三轴数据同步模块是将三个轴的数据进行并行处理，在相同时刻采样数据，保证三个轴的细分数据输出延时在一定范围内，从而保证在组帧输出时的数据同步。

7.根据权利要求1所述的带被试件同步功能的三通道编码器细分及位置信息采集装置，其特征在于所述FPGA芯片内的被试件数据同步模块，其外部先通过一个RS-422A串口接收端输入需要同步的被试件的帧格式，包括被试件数据帧的波特率、帧头、帧尾以及帧长；当被试件同步模块接收完被试件的帧格式后通过另一个RS-422A串口接收端按照设置好的帧格式接收被试件数据，之后每接收完一帧被试件数据就将同步好的三轴编码器数据与被试件数据同步，再通过RS-422A串口的发送端将同步过的包含被试件信息的三轴编码器数据输出。

8.根据权利要求1和7所述的带被试件同步功能的三通道编码器细分及位置信息采集装置，其特征在于所述FPGA芯片内的RS-422A控制模块，它可以控制两路全双工的RS-422A串行接口，可自定义串口的波特率、帧头、帧长以及帧尾，具体收发对应的功能包括被试件帧格式设置帧接收端、被试件数据接收端、三轴同步数据发送端和含被试件数据的三轴同步数据发送端。

9.根据权利要求1所述的带被试件同步功能的三通道编码器细分及位置信息采集装置，其特征在于所述FPGA芯片内的EnDat接口控制模块是将三轴编码器数据遵守海德汉EnDat接口的电平标准、命令格式以及发送和接收时序组帧输出至后续设备；

所述FPGA芯片内的PCI接口控制模块是按照PCI总线标准，在FPGA内部实现PCI协议以及数据传输控制功能。