CN105470224A - 半导体器件及其制造方法 - Google Patents

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    • H01L2224/29339—Silver [Ag] as principal constituent
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    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
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    • H01L2224/36—Structure, shape, material or disposition of the strap connectors prior to the connecting process
    • H01L2224/37—Structure, shape, material or disposition of the strap connectors prior to the connecting process of an individual strap connector
    • H01L2224/37001—Core members of the connector
    • H01L2224/37099—Material
    • H01L2224/371—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/37138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/37147—Copper [Cu] as principal constituent
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    • H01L2224/40135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/40137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H01L2224/40139—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate with an intermediate bond, e.g. continuous strap daisy chain
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    • H01L2224/40151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/40221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/40245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
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    • H01L2224/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H01L2224/4099—Auxiliary members for strap connectors, e.g. flow-barriers, spacers
    • H01L2224/40996—Auxiliary members for strap connectors, e.g. flow-barriers, spacers being formed on an item to be connected not being a semiconductor or solid-state body
    • H01L2224/40998—Alignment aids
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    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/45124—Aluminium (Al) as principal constituent
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    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
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    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45147—Copper (Cu) as principal constituent
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    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
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    • H01L2224/77—Apparatus for connecting with strap connectors
    • H01L2224/777—Means for aligning
    • H01L2224/77703—Mechanical holding means
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    • H01L2224/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
    • H01L2224/78—Apparatus for connecting with wire connectors
    • H01L2224/787—Means for aligning
    • H01L2224/78703—Mechanical holding means
    • H01L2224/78704—Mechanical holding means in the lower part of the bonding apparatus, e.g. in the apparatus chuck
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
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Abstract

半导体器件及其制造方法，提高半导体器件的可靠性。在引线框架(LF)设有一对悬吊部(HL)，并且夹具(CLP)由主体部(BDU)和一对延伸部(EXU)构成，以此为前提，一对延伸部(EXU)搭载于一对悬吊部(HL)上而被支承。由此，夹具(CLP)被搭载于引线(LD1)上(1点)和一对悬吊部(HL)上(2点)，夹具(CLP)被这些部件3点支承。

Description

半导体器件及其制造方法
技术领域
本发明涉及半导体器件及其制造技术，例如涉及适用于作为逆变器(inverter)的构成要素发挥功能的半导体器件及其制造技术而有效的技术。
背景技术
在日本特开2014－67880号公报(专利文献1)记载了如下技术：充分确保介于半导体芯片与金属板之间的导电性材料的厚度，来提高半导体芯片与金属板的连接可靠性。具体而言，在专利文献1记载了：在工具上配置引线框架(Leadframe)，并在设于工具的突起部上配置夹具框架。由此，根据专利文献1记载的技术，能够在半导体芯片与金属板之间确保充分的空间。
在先技术文献
专利文献
专利文献1：日本特开2014－67880号公报
发明内容
发明所要解决的技术问题
例如，在搭载半导体芯片的芯片搭载部与引线框架分离的半导体器件的制造工序中，有时在仅通过夹具(金属板)将芯片搭载部和引线框架连接的状态下进行搬送，所述夹具(金属板)将搭载于芯片搭载部的半导体芯片和形成于引线框架的引线连接。在该情况下，由于搬送中的冲击、振动，担忧发生对半导体芯片自身的损伤、对半导体芯片与夹具的连接部位、引线与夹具的连接部位的损伤、夹具自身的变形等。因而，在搭载半导体芯片的芯片搭载部与引线框架分离的半导体器件的制造工序中，希望提高半导体器件的可靠性。
其他技术问题和新特征将通过本说明书的记载和附图而得以清楚。
用于解决技术问题的手段
一实施方式的半导体器件的制造方法，包括如下工序：以跨过半导体芯片的电极焊盘和引线的方式，经由导电性粘接材料配置金属板的主体部，并且在引线框架的第一悬吊部上配置金属板的第二悬吊部。
此外，在一实施方式的半导体器件中，在俯视下，将支承金属板的支承部和金属板的延伸部相重叠的区域内包于封固体。
发明效果
根据一实施方式，能够提高半导体器件的可靠性。
附图说明
图1是在直流电源与3相感应电机之间配置有3相的逆变器电路的电路图。
图2是说明3相的逆变器电路的工作的时序图。
图3是表示实施方式1的包含逆变器电路及3相感应电机的电机电路构成的电路图。
图4是表示形成有IGBT的半导体芯片的外形形状的俯视图。
图5是表示半导体芯片的与表面相反一侧的背面的俯视图。
图6是表示形成于半导体芯片的电路的一例的电路图。
图7是表示实施方式1的IGBT的元件结构的剖视图。
图8是表示形成有二极管的半导体芯片的外形形状的俯视图。
图9是表示二极管的元件结构的剖视图。
图10的(a)是表示关联技术中的半导体器件的制造工序的一部(夹具搭载工序)的俯视图，图10的(b)是图10的(a)的A－A线剖视图。
图11的(a)是表示关联技术中的半导体器件的制造工序的一部(引线键合(wirebonding)工序)的俯视图，图11的(b)是图11的(a)的A－A线剖视图。
图12是说明关联技术中的改善余地的图。
图13的(a)是表示实施方式1中的半导体器件的外观构成的俯视图，图13的(b)是侧视图，图13的(c)是仰视图。
图14是表示实施方式1的半导体器件的封固体的内部结构的图，图14的(a)是俯视图，图14的(b)是图14的(a)的A－A线剖视图，图14的(c)是图14的(a)的B－B线剖视图。
图15是表示实施方式1的半导体器件的制造工序的图。
图16是表示接着图15的半导体器件的制造工序的图。
图17是表示接着图16的半导体器件的制造工序的图。
图18是表示接着图17的半导体器件的制造工序的图。
图19是表示接着图18的半导体器件的制造工序的图。
图20是表示接着图19的半导体器件的制造工序的图。
图21的(a)是表示引线框架的悬吊部和夹具的延伸部的配置结构的俯视图，图21的(b)是图21的(a)的在A－A线剖切的剖视图。
图22的(a)是表示引线框架的悬吊部和夹具的延伸部的配置结构的俯视图，图22的(b)是图22的(a)的在A－A线剖切的剖视图。
图23的(a)是表示引线框架的悬吊部和夹具的延伸部的配置结构的俯视图，图23的(b)是图23的(a)的在A－A线剖切的剖视图。
图24是表示接着图20的半导体器件的制造工序的图。
图25是表示接着图24的半导体器件的制造工序的图。
图26是表示接着图25的半导体器件的制造工序的图。
图27是表示接着图26的半导体器件的制造工序的图。
图28是表示接着图27的半导体器件的制造工序的图。
图29是图25的在A－A线剖切的剖视图。
图30是表示实施方式1的电子装置的构成的图。
图31的(a)是表示变形例1的半导体器件的外观构成的俯视图，图31的(b)是侧视图。
图32是表示变形例1的半导体器件的封固体的内部结构的图，图32的(a)是俯视图，图32的(b)是图32的(a)的A－A线剖视图，图32的(c)是图32的(a)的B－B线剖视图。
图33是表示在变形例1的半导体器件的制造方法中实施了夹具搭载工序及引线键合工序之后的状态的图。
图34的(a)是表示变形例2的半导体器件的外观构成的俯视图，图34的(b)是侧视图。
图35是表示变形例2的半导体器件的封固体的内部结构的图，图35的(a)是俯视图，图35的(b)是图35的(a)的A－A线剖视图，图35的(c)是图35的(a)的B－B线剖视图。
图36是表示在变形例2的半导体器件的制造方法中实施了夹具搭载工序及引线键合工序之后的状态的图。
图37是在直流电源与SR电机之间配置有逆变器电路的电路图。
图38是说明实施方式2的逆变器电路的工作的图。
图39的(a)是表示PM电机用的逆变器电路的一部分的图，图39的(b)是表示SR电机用的逆变器电路的一部分的图。
图40的(a)是表示实施方式2的半导体器件的外观构成的俯视图，图40的(b)是侧视图，图40的(c)是仰视图。
图41的(a)是表示实施方式2的半导体器件的内部结构的俯视图，图41的(b1)是图41的(a)的A1－A1线剖视图，图41的(b2)是图41的(a)的A2－A2线剖视图。图41的(c1)是图41的(a)的B1－B1线剖视图，图41的(c2)是图41的(a)的B2－B2线剖视图。
图42是表示实施方式2的半导体器件的制造工序的图。
图43是表示接着图42的半导体器件的制造工序的图。
图44是表示接着图43的半导体器件的制造工序的图。
图45是表示接着图44的半导体器件的制造工序的图。
图46是表示接着图45的半导体器件的制造工序的图。
图47是表示接着图46的半导体器件的制造工序的图。
图48是表示接着图47的半导体器件的制造工序的图。
图49的(a)是表示变形例的半导体器件的外观构成的俯视图，图49的(b)是侧视图。
图50的(a)是表示变形例的半导体器件的封固体的内部结构的俯视图，图50的(b1)是图50(a)的A1－A1线剖视图，图50的(b2)是图50的(a)的A2－A2线剖视图。图50的(c1)是图50的(a)的B1－B1线剖视图，图50的(c2)是图50的(a)的B2－B2线剖视图。
图51是表示在变形例的半导体器件的制造方法中实施了夹具搭载工序及引线键合工序之后的状态的图。
附图标记的说明
CLP夹具
EXU延伸部
HL悬吊部
LD1引线
LF引线框架
MR封固体
TAB芯片搭载部。
具体实施方式
在以下的实施方式中为了便于说明，在需要时分割为多个部分或实施方式来进行说明，除了特别明示的情况之外，这些部分或实施方式并非彼此毫无关系，一方是另一方的一部分或全部的变形例、详细信息、补充说明等关系。
此外，在以下的实施方式中，提及要素的数量等(包括个数、数值、量、范围等)时，除了特别明示的情况及原理上明确限定为特定数量的情况等，并不限定于特定数量，可以是特定数量以上或以下。
而且，在以下的实施方式中，对于其构成要素(包括要素步骤等)，除了特别明示的情况及原理上明确是必须的情况等，不言而喻，其未必一定是必须的。
同样，在以下的实施方式中，在提及构成要素等的形状、位置关系等时，除了特别明示的情况及原理上明确认为不能是这样的情况等，包括实质上与其形状等近似或类似的情形等。这与上述数值及范围是同样。
此外，在用于说明实施方式的全部附图中，原则上对同一部件标注同一符号，省略其重复说明。需要说明的是，为了容易理解附图，虽然是俯视图有时也标注阴影线。
(实施方式1)
逆变器电路是将直流电力转换为交流电力的电路。例如，若交替输出直流电源的正极和负极，则与之相应地电流方向逆转。在该情况下，由于电流方向交替逆转，可以认为输出是交流电力。这就是逆变器电路的原理。在此，虽说是交流电力，如以单相交流电力、3相交流电力为代表，有多种形态。因此，在本实施方式1中，尤其是以将直流电力转换为3相交流电力的3相逆变器电路为例进行说明。但是，本实施方式1的技术构思不限于适用于3相逆变器电路的情况，例如可广泛适用于单相逆变器电路等。
＜3相逆变器电路的构成＞
图1是在直流电源E与3相感应电机MT之间配置有3相逆变器电路INV的电路图。在本实施方式1中，作为3相感应电机MT的一例，举出永磁同步电机(PermanentMagnetsynchronousMotor，此后省略称之为PM电机)为例进行说明。如图1所示，为了从直流电源E转换为3相交流电力，使用由开关SW1～SW6的6个开关构成的3相逆变器电路INV。具体而言，如图1所示，3相逆变器电路INV包括：将开关SW1和开关SW2串联连接的第一支路(leg)LG1；将开关SW3和开关SW4串联连接的第二支路LG2；将开关SW5和开关SW6串联连接的第三支路LG3，第一支路LG1～第三支路LG3并联连接。此时，开关SW1、开关SW3和开关SW5构成上桥臂(arm)，开关SW2、开关SW4和开关SW6构成下桥臂。
并且，开关SW1与开关SW2之间的点U和3相感应电机MT的U相连接。同样，开关SW3与开关SW4之间的点V和3相感应电机MT的V相连接，开关SW5与开关SW6之间的点W和3相感应电机MT的W相连接。如此构成3相逆变器电路INV。
＜3相逆变器电路的工作＞
接着，说明具有上述构成的3相逆变器电路INV的工作。图2是说明3相逆变器电路INV的工作的时序图。在图2中，3相逆变器电路INV的开关SW1和开关SW2的开关工作是如下这样进行：例如，在开关SW1接通时开关SW2断开，而在开关SW1断开时开关SW2接通。同样，3相逆变器电路INV的开关SW3和开关SW4的开关工作是如下这样进行：开关SW3接通时开关SW4断开，而在开关SW3断开时开关SW4接通。此外，3相逆变器电路INV的开关SW5和开关SW6的开关工作是如下这样进行：开关SW5接通时开关SW6断开，而在开关SW5断开时开关SW6接通。
并且，如图2所示，3组开关组的开关工作以具有120度相位差的方式进行。此时，点U、点V、点W的各自的电位，与3组开关组的开关工作相应地变化为0、E0。并且，例如，U相与V相之间的线间电压是从U相的电位减去V相的电位而成，因此变化为+E0、0、－E0。另一方面，V相与W相之间的线间电压是相对于U相与V相之间的线间电压而相位错开120度的电压波形，而且，W相与U相之间的线间电压是相对于V相与W相之间的线间电压而相位错开120度的电压波形。通过这样使开关SW1～开关SW6开关工作，由此各自的线间电压成为阶梯状的交流电压波形，而且彼此的线间电压的交流电压波形具有120度的相位差。因而，根据3相逆变器电路INV，能够将从直流电源E供给的直流电力转换为3相交流电力。
＜实际的3相逆变器电路的构成例＞
本实施方式1的半导体器件是在例如电动汽车、混合动力车等所使用的3相感应电机的驱动电路中使用。具体而言，该驱动电路包含逆变器电路，该逆变器电路是具有将直流电力转换为交流电力的功能的电路。图3是表示包括本实施方式1的逆变器电路及3相感应电机的电机电路构成的电路图。
在图3中，电机电路具有3相感应电机MT及逆变器电路INV。3相感应电机MT被构成为通过不同相位的3相电压而驱动。具体而言，在3相感应电机MT中，利用相位错开120度的被称为U相、V相、W相的3相交流，绕着作为导体的转子RT而产生旋转磁场。在该情况下，磁场绕转子RT旋转。这意味着将作为导体的转子RT横切的磁通会发生变化。结果，在作为导体的转子RT产生电磁感应，在转子RT流过感应电流。并且，关于在旋转磁场中流过感应电流，根据法朗明左手定律，意味着对转子RT施加力，借助该力的作用，转子RT旋转。如此可知，在3相感应电机MT中，通过利用3相交流，能够使转子RT旋转。也就是说，在3相感应电机MT中，3相交流是必须的。因此，在电机电路，通过利用从直流形成交流的逆变器电路INV，由此向3相感应电机供给3相交流。
以下，说明该逆变器电路INV的实际构成例。如图3所示，例如，在本实施方式1的逆变器电路INV，与3相对应地设有IGBTQ1和二极管FWD。即，在实际的逆变器电路INV中，例如，图1所示的开关SW1～开关SW6分别由将图3所示这样的IGBTQ1和二极管FWD反向并联连接而成的构成要素构成。即，在图3中，第一支路LG1的上桥臂及下桥臂、第二支路LG2的上桥臂及下桥臂、第三支路LG3的上桥臂及下桥臂分别由将IGBTQ1和二极管FWD反向并联连接而成的构成要素构成。
在此，例如，作为逆变器电路INV的开关元件，可以考虑使用功率MOSFET(MetalOxideSemiconductorFieldEffectTransistor，金属氧化物半导体场效应晶体管)。采用该功率MOSFET，是通过施加于栅电极的电压来控制导通/截止工作的电压驱动型，因此具有可高速开关的优点。另一方面，在功率MOSFET中，具有随着谋求高耐压化而导通电阻变大、发热量变大的性质。这是由于，在功率MOSFET中，通过使低浓度的外延层(漂移层)的厚度加厚来确保耐压，但若低浓度的外延层的厚度变厚则作为副作用而电阻变大。
对此，作为开关元件，也存在能够处理大功率的双极晶体管，但双极晶体管是通过基极电流来控制导通/截止工作的电流驱动型，因此具有开关速度一般比前述的功率MOSFET还慢的性质。
因而，在大功率且需要高速开关的电动汽车、混合动力车的电机等用途中，用功率MOSFET、双极晶体管难以应对。因此，在上述的大功率且需要高速开关的用途中使用IGBT。该IGBT由功率MOSFET和双极晶体管的组合构成，是兼具备功率MOSFET的高速开关特性和双极晶体管的高耐压性的半导体元件。由此，利用IGBT可实现大功率且高速开关，因此是适于大电流且需要高速开关的用途的半导体元件。基于以上，在本实施方式1的逆变器电路INV采用IGBT作为开关元件。
并且，本实施方式1的逆变器电路INV中，在正电位端子PT与3相感应电机MT的各相(U相，V相，W相)之间，IGBTQ1和二极管FWD反向并联地连接，且在3相感应电机MT的各相与负电位端子NT之间，IGBTQ1和二极管FWD反向并联地连接。即，按各单相设置2个IGBTQ1和2个二极管FWD，3相计设置6个IGBTQ1和6个二极管FWD。并且，在各个IGBTQ1的栅电极连接有栅极控制电路GC，通过该栅极控制电路GC控制IGBTQ1的开关工作。在这样构成的逆变器电路INV中，通过用栅极控制电路GC控制IGBTQ1的开关工作，将直流电力转换为3相交流电力，并将该3相交流电力供给到3相感应电机MT。
＜二极管的必要性＞
如上所述，在本实施方式1的逆变器电路INV中使用IGBTQ1作为开关元件，以与该IGBTQ1反向并联连接的方式设置二极管FWD。仅从利用开关元件实现开关功能的观点来看，作为开关元件的IGBTQ1是必须的，但认为没有设置二极管FWD的必要。对于这一点，在连接于逆变器电路INV的负载含有电感(inductance)的情况下，是需要设置二极管FWD的。以下说明其理由。
在负载为不含有电感的纯电阻时，不需要回流的能量，因此不需要二极管FWD。但是，在负载连接有如电机这样的包含电感的电路的情况下，存在负载电流向与接通的开关相反的方向流过的模式。即，在负载含有电感的情况下，有时从负载的电感向逆变器电路INV返回能量(有时电流逆流)。
此时，在IGBTQ1单体中，不具有能够流过该回流电流的功能，因此需要与IGBTQ1反向并联地连接二极管FWD。即，在逆变器电路INV中，在如电机控制这样负载含有电感的情况下，在关闭IGBTQ1时，必须要将积蓄于电感的能量(1/2LI2)释放。然而，IGBTQ1单体无法流过用于将积蓄于电感的能量释放的回流电流。因此，为了使积蓄于该电感的电能回流，与IGBTQ1反向并联地连接二极管FWD。也就是说，二极管FWD具有为了将积蓄于电感的电能释放而流过回流电流的功能。基于以上可知，在与含有电感的负载连接的逆变器电路中，需要与作为开关元件的IGBTQ1反向并联地设置二极管FWD。该二极管FWD称为续流二极管(freewheeldiode)。
＜IGBT的结构＞
参照附图说明本实施方式1的构成逆变器电路INV的IGBTQ1和二极管FWD的结构。本实施方式1的逆变器电路INV含有IGBTQ1，且含有二极管FWD。
图4是表示形成有IGBTQ1的半导体芯片CHP1的外形形状的俯视图。在图4中，示出半导体芯片CHP1的主面(表面)。如图4所示，本实施方式1的半导体芯片CHP1的平面形状为具有长边LS1和短边SS1的长方形形状。并且，在呈长方形形状的半导体芯片CHP1的表面形成有呈长方形形状的发射电极焊盘EP。并且，沿着半导体芯片CHP1的长边方向形成有多个电极焊盘。具体而言，作为该电极焊盘，从图4的左侧起配置有栅电极焊盘GP、温度检测用电极焊盘TCP、温度检测用电极焊盘TAP、电流检测用电极焊盘SEP、开氏度检测用电极焊盘KP。如此，在呈长方形形状的半导体芯片CHP1的表面，沿着短边方向配置有发射电极焊盘EP和电极焊盘，且沿着长边方向形成有多个电极焊盘。此时，发射电极焊盘EP的尺寸(平面积)远大于多个电极焊盘的各自的尺寸。
图5是表示半导体芯片CHP1的与表面相反一侧的背面的俯视图。如图5所示可知，遍及半导体芯片CHP1的整个背面形成有长方形形状的集电极焊盘CP。
接着，说明形成于半导体芯片CHP1的电路构成。图6是表示形成于半导体芯片CHP1的电路的一例的电路图。如图6所示，在半导体芯片CHP1形成有IGBTQ1、检测用IGBTQS及温度检测用二极管TD。IGBTQ1是主要的IGBT，用于图3所示的3相感应电机MT的驱动控制。在该IGBTQ1形成有发射电极、集电极及栅电极。并且，IGBTQ1的发射电极经由图4所示的发射电极焊盘EP与发射端子ET电连接，IGBTQ1的集电极经由图5所示的集电极焊盘CP与集电极端子CT电连接。此外，IGBTQ1的栅电极经由图4所示的栅电极焊盘GP与栅极端子GT电连接。
IGBTQ1的栅电极连接于图3所示的栅极控制电路GCC。此时，来自栅极控制电路GCC的信号经由栅极端子GT施加于IGBTQ1的栅电极，由此能够从栅极控制电路GCC控制IGBTQ1的开关工作。
检测用IGBTQS是为了检测流过IGBTQ1的集电极－发射之间的过电流而设置的部件。即，作为逆变器电路INV，检测流过IGBTQ1的集电极－发射之间的过电流，是为了保护IGBTQ1避免其因过电流被破坏而设置检测用IGBTQS。在该检测用IGBTQS中，检测用IGBTQS的集电极与IGBTQ1的集电极电连接，且检测用IGBTQS的栅电极与IGBTQ1的栅电极电连接。此外，检测用IGBTQS的发射电极经由图4所示的电流检测用电极焊盘SEP而不同于IGBTQ1的发射电极的其他电流检测用端子SET电连接。该电流检测用端子SET连接于设于外部的电流检测电路。并且，该电流检测电路基于检测用IGBTQS的发射电极的输出检测IGBTQ1的集电极－发射间电流，在流过过电流时，截断施加于IGBTQ1的栅电极的栅极信号，保护IGBTQ1。
具体而言，检测用IGBTQS作为在负载短路等时不使IGBTQ1流过过电流的电流检测元件使用。例如，流过主要IGBTQ1的电流和流过检测用IGBTQS的电流的电流比被设计为IGBTQ1：检测用IGBTQS＝1000：1。也就是说，在主要IGBTQ1流过200A的电流时，在检测用IGBTQS流过200mA的电流。
在实际的应用中，外部施加与检测用IGBTQS的发射电极电连接的传感电阻，将该传感电阻的两端的电压反馈于控制电路。并且，在控制电路中以传感电阻的两端的电压达到设定电压以上时截断电源的方式进行控制。也就是说，在流过主要IGBTQ1的电流成为过电流时，流向检测用IGBTQS的电流也增加。结果，流过传感电阻的电流也增加，因此传感电阻的两端的电压变大，能够掌握到在该电压达到设定电压以上时流过主要IGBTQ1的电流成为过电流状态。
温度检测用二极管TD是为了检测IGBTQ1的温度(广义上讲为半导体芯片CHP1的温度)而设置。即，由于温度检测用二极管TD的电压根据IGBTQ1的温度而变化，因此要检测IGBTQ1的温度。该温度检测用二极管TD通过在多晶硅导入不同导电型的杂质而形成pn结，具有阴极电极(阴极)及阳极电极(阳极)。阴极电极经由温度检测用电极焊盘TCP(其通过内部布线而形成于半导体芯片CHP1的上表面)(参照图4)而与图6所示的温度检测用端子TCT电连接。同样，阳极电极经由温度检测用电极焊盘TAP(其通过内部布线而形成于半导体芯片CHP1的上表面)(参照图4)而与图6所示的温度检测用端子TAT电连接。
温度检测用端子TCT及温度检测用端子TAT连接于设于外部的温度检测电路。该温度检测电路基于与温度检测用二极管TD的阴极电极及阳极电极连接的温度检测用端子TCT与温度检测用端子TAT之间的输出，间接地检测IGBTQ1的温度，在检测到的温度达到某一定温度以上时，截断施加于IGBTQ1的栅电极的栅极信号，由此来保护IGBTQ1。
如上所述，由pn结二极管构成的温度检测用二极管TD具有在施加某一定值以上的顺向电压时，流过温度检测用二极管TD的顺向电流急剧增加的特性。并且，顺向电流开始急剧流过的电压值根据温度而变化，当温度上升时，该电压值降低。因此，在本实施方式1中，利用温度检测用二极管TD的这一特性。也就是说，在温度检测用二极管流过一定电流，通过测定温度检测用二极管TD的两端的电压值，由此可间接地实现温度监控。在实际的应用中，将这样测定的温度检测二极管TD的电压值(温度信号)反馈于控制电路，由此能够以元件工作温度不超过保证值(例如150℃～175℃)的方式进行控制。
接着，在图6中，IGBTQ1的发射电极与发射端子ET电连接，并且与不同于发射端子ET的端子即开氏度端子KT也电连接。该开氏度端子KT与通过内部布线形成于半导体芯片CHP1的上表面的开氏度检测用电极焊盘KP(参照图4)电连接。因而，IGBTQ1的发射电极成为经由开氏度检测用电极焊盘KP与开氏度端子KT电连接。该开氏度端子KT作为主要IGBTQ1的检查用端子使用。即，在向主要IGBTQ1流过大电流的检查时，从IGBTQ1的发射端子ET取得电压感应(voltagesense)时，在发射端子ET流过大电流，因此无法无视因布线电阻导致电压下降，难以测定准确的导通电压。因此，在本实施方式1中，与IGBTQ1的发射端子ET电连接、但不流过大电流的电压感应端子而设置开氏度端子KT。即，在流过大电流的检查时，从开氏度端子KT测定发射电极的电压，由此能够不受大电流影响地测定IGBTQ1的导通电压。而且，开氏度端子KT也作为与栅极驱动输出用的电气独立的基准销使用。
基于以上，根据本实施方式1的半导体芯片CHP1，能够构成为与包含电流检测电路及温度检测电路等的控制电路连接，因此能够提高半导体芯片CHP1所含的IGBTQ1的工作可靠性。
＜IGBT的元件结构＞
接着，说明IGBTQ1的元件结构。图7是表示本实施方式1的IGBTQ1的元件结构的剖视图。在图7中，IGBTQ1具有形成于半导体芯片的背面的集电极CE(集电极焊盘CP)，在该集电极CE上形成p+型半导体区域PR1。在p+型半导体区域PR1上形成n+型半导体区域NR1，在该n+型半导体区域NR1上形成n－型半导体区域NR2。并且，在n－型半导体区域NR2上形成p型半导体区域PR2，形成贯穿该p型半导体区域PR2、到达n－型半导体区域NR2的沟槽(trench)TP。而且，与沟槽TP匹配地形成作为发射区域的n+型半导体区域ER。在沟槽TP的内部形成有例如由氧化硅膜构成的栅极绝缘膜GOX，隔着该栅极绝缘膜GOX形成栅电极GE。该栅电极GE例如由多晶硅膜形成，形成为将沟槽TP埋入。此外，在图7中示出了沟槽栅极结构，但不限于此，例如虽然未图示，可以是使用形成在硅基板上的平面栅极结构的IGBT。
在这样构成的IGBTQ1中，栅电极GE经由图4所示的栅电极焊盘GP与栅极端子GT连接。同样，作为发射区域的n+型半导体区域ER经由发射电极EE(发射电极焊盘EP)与发射端子ET电连接。作为集电极区域的p+型半导体区域PR1与形成于半导体芯片背面的集电极CE电连接。
这样构成的IGBTQ1兼具备功率MOSFET的高速开关特性及电压驱动特性、和双极晶体管的低导通电压特性。
需要说明的是，n+型半导体区域NR1被称为缓冲层。该n+型半导体区域NR1是为了防止在IGBTQ1关闭时，发生从p型半导体区域PR2成长到n－型半导体区域NR2内的空乏层与形成于n－型半导体区域NR2下层的p+型半导体区域PR1接触的穿通(punchthrough)现象而设置。此外，为了出于限制从p+型半导体区域PR1向n－型半导体区域NR2的空穴注入量等目的，设置n+型半导体区域NR1。
＜IGBT的工作＞
接着，说明本实施方式1的IGBTQ1的工作。首先，说明IGBTQ1开启的工作。在图7中，通过对栅电极GE与作为发射区域的n+型半导体区域ER之间施加充分的正电压，由此使具有沟槽栅极结构的MOSFET开启。在该情况下，构成集电极区域的p+型半导体区域PR1与n－型半导体区域NR2之间被顺向偏压，引起从p+型半导体区域PR1向n－型半导体区域NR2的空穴注入。接着，与所注入的空穴的正电荷相同量的电子集中于n－型半导体区域NR2。由此，引起n－型半导体区域NR2的电阻降低(电导调制conductivitymodulation)，IGBTQ1成为导通状态。
在导通电压施加p+型半导体区域PR1和n－型半导体区域NR2的接合电压，n－型半导体区域NR2的电阻值因电导调制而降低了1级以上，由此占据导通电阻的大半的高耐压中，与功率MOSFET相比，IGBTQ1成为低导通电压。因而可知，IGBTQ1是对高耐压化有效的器件。即，在功率MOSFET中，为了实现高耐压化而需要加厚作为漂移层的外延层的厚度，但在该情况下，导通电阻也上升。对此，在IGBTQ1中，即使为了实现高耐压化而加厚n－型半导体区域NR2的厚度，在IGBTQ1的导通工作时产生电导调制。因此，能够与功率MOSFET相比降低导通电阻。也就是说，根据IGBTQ1，与功率MOSFET相比，即使在谋求高耐压化的情况下也能实现低导通电阻的器件。
接着，说明IGBTQ1关闭的工作。若使栅电极GE与作为发射区域的n+型半导体区域ER之间的电压降低，则具有沟槽栅极结构的MOSFET关闭。在该情况下，停止从p+型半导体区域PR1向n－型半导体区域NR2的空穴注入，已经注入的空穴也耗尽寿命而减少。残留的空穴向发射电极EE侧直接流出(尾电流)，在流出完毕的时刻IGBTQ1成为截止状态。如此使IGBTQ1导通/截止工作。
＜二极管的结构＞
接着，图8是表示形成有二极管FWD的半导体芯片CHP2的外形形状的俯视图。在图8中，示出了半导体芯片CHP2的主面(表面)。如图8所示，本实施方式1的半导体芯片CHP2的平面形状为具有长边LS2和短边SS2的长方形形状。并且，在呈长方形形状的半导体芯片CHP2的表面形成有呈长方形形状的阳极电极焊盘ADP。另一方面，虽然未图示，在半导体芯片CHP2的与表面相反一侧的整个背面，形成有长方形形状的阴极电极焊盘。
接着，说明二极管FWD的元件结构。图9是表示二极管FWD的元件结构的剖视图。在图9中，在半导体芯片的背面形成有阴极电极CDE(阴极电极焊盘CDP)，在该阴极电极CDE上形成n+型半导体区域NR3。并且，在n+型半导体区域NR3上形成n－型半导体区域NR4，在n－型半导体区域NR4上形成p型半导体区域PR3。在p型半导体区域PR3和p－型半导体区域PR4上形成阳极电极ADE(阳极电极焊盘ADP)。阳极电极ADE例如由铝－硅构成。
＜二极管的工作＞
根据这样构成的二极管FWD，当对阳极电极ADE施加正电压，对阴极电极CDE施加负电压时，n－型半导体区域NR4与p型半导体区域PR3之间的pn结被顺向偏压而流过电流。另一方面，当对阳极电极ADE施加负电压、对阴极电极CDE施加正电压时，n－型半导体区域NR4与p型半导体区域PR3之间的pn结被逆向偏压而不流过电流。如此，使具有整流功能的二极管FWD工作。
＜改善的余地＞
上述的图3所示的逆变器电路INV通过使用6个半导体器件(其是例如将形成有IGBTQ1的半导体芯片CHP1和形成有二极管FWD的半导体芯片CHP2封装成一体而成)而具体化。在此，在将形成有IGBTQ1的半导体芯片CHP1和形成有二极管FWD的半导体芯片CHP2封装成一体而成的半导体器件的制造工序(关联技术)中，从提高半导体器件的可靠性的观点来看还存在改善的余地。
以下，说明该改善的余地。图10是表示作为逆变器电路INV的构成要素的关联技术中的半导体器件的制造工序的一部分的图。图10的(a)是表示关联技术的半导体器件的制造工序的一部分(夹具搭载工序)的俯视图，图10的(b)是图10的(a)的A－A线剖视图。
如图10的(a)及图10的(b)所示，在芯片搭载部TAB上隔着导电性粘接材料ADH1而搭载了形成有IGBT的半导体芯片CHP1和形成有二极管的半导体芯片CHP2。并且，在半导体芯片CHP1的发射电极焊盘EP上及半导体芯片CHP2的阳极电极焊盘ADP上形成导电性粘接材料ADH2，隔着该导电性粘接材料ADH2，配置遍及半导体芯片CHP1、半导体芯片CHP2和引线LD1的夹具CLP。这样，在图10的(a)及图10的(b)图示了搭载用于将半导体芯片CHP1、半导体芯片CHP2和引线LD1电连接的夹具CLP的夹具搭载工序。该夹具搭载工序之前的工序例如是在收纳于工具的状态下实施。这是因为，在夹具搭载工序之前的工序，处于引线框架LF与芯片搭载部TAB分离的状态。其后，通过经过夹具搭载工序，搭载了半导体芯片CHP1及半导体芯片CHP2的芯片搭载部TAB与引线框架LF通过夹具CLP而连接，形成一体结构体。并且，实施了夹具搭载工序之后，例如从工具取出上述的一体结构体，实施用线W将半导体芯片CHP1和引线LD2连接的引线键合工序。
图11的(a)是表示关联技术的半导体器件的制造工序的一部分(引线键合工序)的俯视图，图11的(b)是图11的(a)的A－A线剖视图。要实施图11的(a)及图11的(b)所示的引线键合工序，则必然存在将通过实施夹具搭载工序而形成的一体结构体从工具取出、并将该一体结构体搬送的搬送工序。
在此，如图11的(a)及图11的(b)所示，在一体结构体中，仅由夹具CLP将搭载有半导体芯片CHP1及半导体芯片CHP2的芯片搭载部TAB与引线框架LF连接，并且夹具CLP成为连接强度弱的悬臂结构。结果，由于上述搬送工序中的冲击、振动，存在夹具CLP与半导体芯片CHP1的接合部分、夹具CLP与半导体芯片CHP2的接合部分受到损伤的担忧，进而也担忧夹具CLP自身会发生变形(第一改善余地)。
此外，在夹具CLP的悬臂结构中，难以进行夹具CLP的位置固定，结果容易发生夹具CLP的错位，担忧会发生由该错位引起的电连接不良。尤其是在夹具CLP与半导体芯片CHP1的连接、夹具CLP与半导体芯片CHP2的连接使用焊锡连接时，由于焊锡的扩展状态，使得夹具CLP被向规定方向牵拉，容易发生夹具CLP的错位。即，在关联技术中，容易发生因夹具CLP的悬臂结构而引起的夹具CLP错位，担忧发生所制造的半导体器件的电连接不良。换言之，在关联技术中，担忧制造成品率的降低(第二改善余地)。
而且，如图12所示，在夹具CLP的悬臂结构中，在夹具搭载工序，由于施加于夹具CLP的载荷及夹具CLP自身的自重而容易发生沉降。结果，如图12所示，夹具CLP的高度倾斜而变得不恒定，因此产生将夹具CLP和半导体芯片CHP1连接的导电性粘接材料ADH2、将夹具CLP和半导体芯片CHP2连接的导电性粘接材料ADH2的薄膜化和不均匀。由此，在用关联技术制造的半导体器件中，由于导电性粘接材料ADH2的薄膜化及不均匀，担忧发生温度循环特性、功率循环特性所代表的热疲劳耐性降低(第三改善余地)。
基于以上，在关联技术中存在上述的第一改善余地、第二改善余地和第三改善余地，希望提高半导体器件的可靠性。因此，在本实施方式1中，对上述的改善余地加以研究而改进。以下，说明加以改进了的本实施方式1的技术构思。
＜实施方式1的半导体器件的实装构成＞
本实施方式1的半导体器件涉及图3所示的逆变器电路INV，是将作为逆变器电路INV的构成要素的1个IGBTQ1和1个二极管FWD封装成一体而成的部件。即，通过使用6个本实施方式1的半导体器件，由此构成作为驱动3相电机的3相逆变器电路INV的电子装置(功率组件)。
图13是表示本实施方式1的半导体器件PAC1的外观构成的图。具体而言，图13的(a)是表示本实施方式1的半导体器件PAC1的外观构成的俯视图，图13的(b)是侧视图，图13的(c)是仰视图。
如图13的(a)所示，本实施方式1的半导体器件PAC1具有呈矩形形状的由树脂构成的封固体MR。该封固体MR具有图13的(a)所示的上表面、与该上表面相反一侧的下表面(图13的(c))和在其厚度方向上位于上表面与下表面之间的第一侧面及同第一侧面相对的第二侧面。在图13的(a)中，图示了构成第一侧面的边S1，图示了构成第二侧面的边S2。而且，封固体MR具有与第一侧面及第二侧面交叉的第三侧面、和与第一侧面及第二侧面交叉且与第三侧面相对的第四侧面。在图13的(a)中，图示了构成第三侧面的边S3，并图示了构成第四侧面的边S4。
在此，在本实施方式1的半导体器件PAC1中，如图13的(a)所示，多个引线LD1的各自的一部分从第一侧面突出，且多个引线LD2的各自的一部分从第二侧面突出。此时，引线LD1构成发射端子ET，引线LD2构成信号端子SGT。并且，构成发射端子ET的多个引线LD1的各自的宽度比构成信号端子SGT的多个引线LD2的各自的宽度大。换言之，在本实施方式1中，将多个引线LD1统称为第一引线(第一引线群)，将多个引线LD2统称为第二引线(第二引线群)时，第一引线的从封固体MR露出的部分由多个部分(多个引线LD1)构成，且第二引线的从封固体MR露出的部分由多个部分(多个引线LD2)构成。此时，在俯视下，第一引线的多个部分的各自的宽度也能比多个引线LD2的各自的宽度大。这是考虑到如下情况而设置的，即，由于在发射端子ET流过大电流，因此需要尽量降低电阻，而在信号端子SGT仅流过微小电流。
在本实施方式1的半导体器件PAC1中，在外观显著存在反映了后述的制造方法上特征的结构上痕迹。具体而言，如图13的(a)所示，支承部SPU的端部从第一侧面(边S1)露出，并且也从第二侧面(边S2)露出。而且，在本实施方式1的半导体器件PAC1中，在封固体MR的上表面形成多个销痕迹PM。
接着，如图13的(b)所示，在本实施方式1的半导体器件PAC1中，从封固体MR突出的引线LD1及引线LD2被弯折加工成海鸥翼状。由此，提高了半导体器件PAC1的实装容易性。而且，如图13的(c)所示，在本实施方式1的半导体器件PAC1中，芯片搭载部TAB的下表面(背面)从封固体MR的下表面(背面)露出。由此，能够提高半导体器件的散热效率。
接着，说明本实施方式1的构成半导体器件PAC1的封固体MR的内部结构。图14是表示本实施方式1的半导体器件PAC1的封固体MR的内部结构的图，图14的(a)与俯视图对应，图14的(b)与图14的(a)的A－A线剖视图对应，图14的(c)与图14的(a)的B－B线剖视图对应。
首先，在图14的(a)中，在封固体MR的内部配置有矩形形状的芯片搭载部TAB。该芯片搭载部TAB也作为用于提高散热效率的散热器(Heatspreader)发挥作用，例如由以导热率高的铜为主成分的材料构成。在此，“主成分”是指构成部件的构成材料中的含有最多的材料成分，例如“以铜为主成分的材料”是指部件的材料含有铜最多。本说明书中使用“主成分”这一措辞的意图在于表达以下情况而使用，即，例如部件基本上由铜构成，但不排除含有其他载置的情况。
在芯片搭载部TAB上经由例如由银糊剂和/或高熔点焊锡构成的导电性粘接材料ADH1，搭载形成有IGBT的半导体芯片CHP1及形成有二极管的半导体芯片CHP2。此时，将搭载半导体芯片CHP1及半导体芯片CHP2的面定义为芯片搭载部TAB的上表面，将与该上表面相反一侧的面定义为下表面。在该情况下，半导体芯片CHP1及半导体芯片CHP2搭载于芯片搭载部TAB的上表面上。尤其是形成有二极管的半导体芯片CHP2配置成，形成于半导体芯片CHP2的背面的阴极电极焊盘经由导电性粘接材料ADH1与芯片搭载部TAB的上表面接触。在该情况下，形成于半导体芯片CHP2的表面的阳极电极焊盘ADP变得朝向上方。另一方面，形成有IGBT的半导体芯片CHP1被配置成，形成于半导体芯片CHP1的背面的集电极CE(集电极焊盘CP)(参照图5)经由导电性粘接材料ADH1与芯片搭载部TAB的上表面接触。在该情况下，形成于半导体芯片CHP1的表面的发射电极焊盘EP及多个电极焊盘变得朝向上方。因而，半导体芯片CHP1的集电极焊盘CP和半导体芯片CHP2的阴极电极焊盘经由芯片搭载部TAB而电连接。
接着，如图14的(a)所示，在半导体芯片CHP1的发射电极焊盘EP及半导体芯片CHP2的阳极电极焊盘ADP上，经由例如由银糊剂和/或高熔点焊锡构成的导电性粘接材料ADH2，配置有作为导电性部件的夹具CLP。并且，该夹具CLP经由导电性粘接材料ADH2与发射端子ET连接。因而，半导体芯片CHP1的发射电极焊盘EP和半导体芯片CHP2的阳极电极焊盘ADP经由夹具CLP而与发射端子ET电连接。该夹具CLP由例如以铜为主成分的板状部件构成。也就是说，在本实施方式1中，从半导体芯片CHP1的发射电极焊盘EP遍及发射端子ET地流过大电流，因此使用能够确保大面积的夹具CLP，以使得能够流过大电流。
此外，如图14的(a)所示，在半导体芯片CHP1的表面形成有多个电极焊盘，该多个电极焊盘分别通过作为导电性部件的线W而与信号端子SGT电连接。具体而言，多个电极焊盘包括栅电极焊盘GP、温度检测用电极焊盘TCP、温度检测用电极焊盘TAP、电流检测用电极焊盘SEP和开氏度检测用电极焊盘KP。并且，栅电极焊盘GP通过线W与作为信号端子SGT之一的栅极端子GT电连接。同样，温度检测用电极焊盘TCP通过线W与作为信号端子SGT之一的温度检测用端子TCT电连接，温度检测用电极焊盘TAP通过线W与作为信号端子SGT之一的温度检测用端子TAT电连接。此外，电流检测用电极焊盘SEP通过线W与作为信号端子SGT之一的电流检测用端子SET电连接，开氏度检测用电极焊盘KP通过线W与开氏度端子KT电连接。此时，线W例如由以金、铜或铝为主成分的导电性部件构成。
在此，如图14的(a)所示，在俯视下，半导体芯片CHP2以位于发射端子ET与半导体芯片CHP1之间的方式搭载于芯片搭载部TAB的上表面上，且半导体芯片CHP1以位于半导体芯片CHP2与信号端子SGT之间的方式搭载于芯片搭载部TAB的上表面上。
换言之，发射端子ET、半导体芯片CHP2、半导体芯片CHP1及信号端子SGT沿着作为第一方向的y方向配置。具体而言，在俯视下，半导体芯片CHP2以比半导体芯片CHP1更接近发射端子ET的方式搭载于芯片搭载部TAB的上表面上，且半导体芯片CHP1以比半导体芯片CHP2更接近信号端子SGT的方式搭载于芯片搭载部TAB的上表面上。
并且，在俯视下，以栅电极焊盘GP比发射电极焊盘EP更接近信号端子SGT的方式，半导体芯片CHP1搭载于芯片搭载部TAB的上表面上。进一步换言之，在俯视下，以包含栅电极焊盘GP、温度检测用电极焊盘TCP、温度检测用电极焊盘TAP、电流检测用电极焊盘SEP、开氏度检测用电极焊盘KP的多个电极焊盘比发射电极焊盘EP更接近信号端子SGT的方式，半导体芯片CHP1搭载于芯片搭载部TAB的上表面上。换言之，也可以说在俯视下，半导体芯片CHP1的多个电极焊盘沿着半导体芯片CHP1的边中的最接近信号端子SGT的边配置。此时，如图14的(a)所示，在俯视下，夹具CLP被配置成不与包含栅电极焊盘GP的多个电极焊盘及多个线W的任一重叠。
在这样内部构成的半导体器件PAC1中，将半导体芯片CHP1、半导体芯片CHP2、芯片搭载部TAB的一部分、发射端子ET的一部分、多个信号端子SGT的各自的一部分、夹具CLP及线W例如通过树脂封固，由此构成封固体MR。
接着，在图14的(c)中，在芯片搭载部TAB的上表面上，经由导电性粘接材料ADH1，搭载有形成了IGBT的半导体芯片CHP1和形成了二极管的半导体芯片CHP2。并且，在从半导体芯片CHP1的表面上遍及到半导体芯片CHP2的表面上的范围，经由导电性粘接材料ADH2配置夹具CLP。该夹具CLP还通过导电性粘接材料ADH2与发射端子ET连接，发射端子ET的一部分从封固体MR露出。此外，半导体芯片CHP1通过线W与配置在同发射端子ET(引线LD1)相反一侧的信号端子SGT连接，信号端子SGT(引线LD2)的一部分也从封固体MR露出。
在此，如图14的(b)所示，芯片搭载部TAB的下表面从封固体MR的下表面露出，该露出的芯片搭载部TAB的下表面成为集电极端子CT。并且，芯片搭载部TAB的下表面在将半导体器件PAC1实装于布线基板上时，成为能够与形成在布线基板上的布线软钎焊的面。
在芯片搭载部TAB的上表面上搭载有半导体芯片CHP1和半导体芯片CHP2，半导体芯片CHP1的集电极焊盘和半导体芯片CHP2的阴极电极焊盘经由导电性粘接材料ADH1而与芯片搭载部TAB接触。由此，集电极焊盘和阴极电极焊盘经由芯片搭载部TAB电连接，结果，与集电极端子CT电连接。进而，如图14的(c)所示，芯片搭载部TAB的厚度变得比发射端子ET、信号端子SGT的厚度厚。
在本实施方式1的半导体器件PAC1中，导电性粘接材料ADH1及导电性粘接材料ADH2可以使用例如将环氧树脂等材料作为粘合剂、含有银填料(Ag填料)的银糊剂。该银糊剂是成分不含铅的无铅材料，因此具有对环境有利的优点。此外，银糊剂的温度循环性、功率循环性优异，还得到可提高半导体器件PAC1的可靠性的优点。而且，在使用银糊剂时，例如对焊锡的回流焊处理所使用的真空回流焊装置，能够用成本低廉的烘烤炉进行银糊剂的热处理，因此还能具有半导体器件PAC1的组装设备变得廉价这一优点。
但是，导电性粘接材料ADH1及导电性粘接材料ADH2不限于银糊剂，例如可以使用焊锡。作为导电性粘接材料ADH1及导电性粘接材料ADH2使用焊锡时，由于焊锡的电导率高，因此可获得能够降低半导体器件PAC1的导通电阻的优点。也就是说，通过使用焊锡，例如，能够谋求在需要降低导通电阻的逆变器中使用的半导体器件PAC1的性能提高。
在此，在本实施方式1的半导体器件PAC1作为产品完成之后，实装于电路基板(实装基板)。在该情况下，半导体器件PAC1与实装基板的连接使用焊锡。在采用基于焊锡的连接时，使焊锡熔融而连接，因此需要加热处理(回流焊reflow)。
因而，半导体器件PAC1与实装基板的连接所使用的焊锡、和在上述的半导体器件PAC1的内部所使用的焊锡为相同材料时，由于在连接半导体器件PAC1和实装基板时施加的热处理(回流焊)，在半导体器件PAC1的内部所使用的焊锡也发生熔融。在该情况下，发生因焊锡的熔融导致的体积膨胀而使得在封固半导体器件PAC1的树脂发生裂纹、熔融的焊锡向外部漏出这些问题。
因此，在半导体器件PAC1的内部使用高熔点焊锡。在该情况下，通过在连接半导体器件PAC1和实装基板时施加的热处理(回流焊)，半导体器件PAC1的内部所使用的高熔点焊锡不会发生熔融。结果，能够利用高熔点焊锡防止因熔融导致的体积膨胀而使得在封固半导体器件PAC1的树脂发生裂纹、熔融的焊锡向外部漏出这些问题。
关于半导体器件PAC1和实装基板的连接所使用的焊锡，例如使用以Sn(锡)－银(Ag)－铜(Cu)为代表的熔点在220℃左右的焊锡，在回流焊时，半导体器件PAC1被加热到260℃程度。由此，例如在本说明书中所指的高熔点焊锡，是指即使加热到260℃左右也不熔融的焊锡。举出代表性例子，例如熔点在300℃以上、回流焊温度为350℃左右、含有Pb(铅)90重量％以上的焊锡。
基本上在本实施方式1的半导体器件PAC1中，设定导电性粘接材料ADH1和导电性粘接材料ADH2为相同材料成分。但不限于此，例如，也可以使构成导电性粘接材料ADH1的材料和构成导电性粘接材料ADH2的材料由不同材料成分构成。
＜实施方式1的半导体器件的特征＞
接着，说明本实施方式1的半导体器件PAC1的特征点。在图14的(a)中，本实施方式1的特征点在于：在封固体MR的内部设有支承部SPU，由该支承部SPU支承夹具CLP。具体而言，如图14的(a)所示，以夹着半导体芯片CHP1及半导体芯片CHP2的方式设置一对支承部SPU，一对支承部SPU分别沿与引线LD1及引线LD2的突出方向平行的y方向延伸。并且，在本实施方式1中，夹具CLP由将引线LD1、半导体芯片CHP1和半导体芯片CHP2连接的主体部BDU；与主体部BDU连接、且沿x方向延伸的一对延伸部EXU构成。也就是说，夹具CLP具有主体部BDU和与主体部BDU相连的延伸部EXU。此时，如图14的(a)所示，一对延伸部EXU分别搭载于一对支承部SPU的各支承部上，由此，夹具CLP被一对支承部SPU支承。即，在本实施方式1中，夹具CLP搭载于引线LD1上(1点)和一对支承部SPU上(2点)，夹具CLP被这些部件的3点支承。换种说法，在俯视下，配置成夹具CLP的延伸部EXU的一部分与支承部SPU重叠。
因而，在本实施方式1的半导体器件PAC1中，能够将施加于半导体芯片CHP1及半导体芯片CHP2上的夹具CLP的自重分散。也就是说，根据本实施方式1，夹具CLP不仅配置在半导体芯片CHP1上及半导体芯片CHP2上，也配置在一对支承部SPU上，因此夹具CLP的自重也被分散于一对支承部SPU。这意味着与不设置一对支承部SPU的情况相比，能够减轻施加于半导体芯片CHP1及半导体芯片CHP2的载荷，由此，能够抑制由夹具CLP的自重导致的对半导体芯片CHP1及半导体芯片CHP2的损伤。例如，由于夹具CLP的自重，有时在半导体芯片CHP1及半导体芯片CHP2发生相当程度的变形，认为会对内部形成的元件结构带来不良影响。对于此，根据本实施方式1，通过夹具CLP的3点支承结构来分散夹具CLP的自重，因此能够降低对半导体芯片CHP1及半导体芯片CHP2的不良影响。由此，根据本实施方式1，能够提高半导体器件PAC1的可靠性。
而且，根据作为本实施方式1的特征点的夹具CLP的3点支承结构，还能得到以下所示的优点。例如，一对支承部SPU与引线LD1及引线LD2相同，由导热率高的铜材料构成。结果，在半导体芯片CHP1及半导体芯片CHP2产生的热传递到夹具CLP，但由于该夹具CLP为3点支承结构，因此热不仅释放到与夹具CLP连接的引线LD1，也从夹具CLP的延伸部EXU经由一对支承部SPU而散热。也就是说，根据采用了夹具CLP的3点支承结构的本实施方式1的半导体器件PAC1，能够将在半导体芯片CHP1及半导体芯片CHP2产生的热高效率地释放。这意味着根据本实施方式1的半导体器件PAC1，能够降低热失控的潜在风险，由此也能提高半导体器件PAC1的可靠性。例如，在图14的(a)中示出了在y方向的半导体芯片CHP1与半导体芯片CHP2之间的位置，配置有从夹具CLP的主体部BDU沿x方向延伸的延伸部EXU的例子。但考虑到来自形成有IGBT的半导体芯片CHP1的发热量多，从将从半导体芯片CHP1产生的热高效率地释放这一观点考虑，例如能够使夹具CLP的延伸部EXU的配置位置偏向半导体芯片CHP1侧。在该情况下，能够高效率地将从发热量多的半导体芯片CHP1产生的热，从夹具CLP的一对延伸部EXU向一对支承部SPU释放，因此能够实现半导体器件PAC1的可靠性进一步提高。
如上所述，从提高半导体器件PAC1的散热效率的观点考虑，与在半导体芯片CHP1与半导体芯片CHP2之间的位置配置延伸部EXU的结构相比，认为优选是将延伸部EXU的配置位置以与形成于半导体芯片CHP1表面的发射电极焊盘EP重叠的方式向半导体芯片CHP1侧偏移的结构。
另一方面，从抑制向半导体器件PAC1内部的水分浸入的观点考虑，与将延伸部EXU的配置位置配置成与形成在半导体芯片CHP1表面的发射电极焊盘EP重叠的结构相比，在半导体芯片CHP1与半导体芯片CHP2之间的位置配置延伸部EXU的结构具有优先性。以下，说明这一点。
如图14的(a)所示，在本实施方式1的半导体器件PAC1中，支承部SPU的端部从封固体MR的第一侧面(边S1)和第二侧面(边S2)露出。由此，在本实施方式1中，存在水分经由露出的支承部SPU的端部，从半导体器件PAC1的外部向内部浸入的潜在风险。
但是，如图14的(a)所示，在本实施方式1的半导体器件PAC1中，支承部SPU和夹具CLP的延伸部EXU分别独立构成(第一点)。而且，支承部SPU的延伸方向(y方向)与夹具CLP的延伸部EXU的延伸方向(x方向)正交，由此从露出的支承部SPU的端部到半导体芯片CHP1(半导体芯片CHP2)的距离变长(第二点)。因而，首先，根据第一点，在水分的浸入路径，由支承部SPU和夹具CLP的延伸部EXU的接合部分形成层差障壁。并且，根据第二点，直到半导体芯片CHP1或半导体芯片CHP2的水分浸入路径变长。结果，根据上述的第一点和第二点，在本实施方式1的半导体器件PAC1中，能够充分抑制从半导体器件PAC1的外部浸入的水分到达半导体芯片CHP1、半导体芯片CHP2。
而且，在半导体芯片CHP1与半导体芯片CHP2之间的位置配置延伸部EXU的结构中，即使水分浸入到夹具CLP的延伸部EXU，在俯视下，延伸部EXU不与半导体芯片CHP1及半导体芯片CHP2重叠。因此，也能降低浸入的水分到达形成于半导体芯片CHP1表面的发射电极焊盘EP、形成于半导体芯片CHP2表面的阳极电极焊盘ADP的潜在风险(第三点)。
因而，在半导体芯片CHP1与半导体芯片CHP2之间的位置配置延伸部EXU的结构中，除了上述的第一点和第二点之外，还能得到基于第三点的优点。因此，尤其在半导体芯片CHP1与半导体芯片CHP2之间的位置配置延伸部EXU的结构中，能够有效抑制因水分从半导体器件PAC1的外部向内部浸入而导致的电极焊盘的腐蚀。即，从抑制因浸入到半导体芯片CHP1、半导体芯片CHP2的水分导致的半导体器件PAC1的可靠性降低的观点考虑，在半导体芯片CHP1与半导体芯片CHP2之间的位置配置延伸部EXU的结构具有优先性。
需要说明的是，如图14的(a)所示，在本实施方式1的半导体器件PAC1中，在俯视下，支承部SPU与延伸部EXU重叠的区域内包于封固体MR。并且，支承部SPU与延伸部EXU的连接结构如以下这样。
图14的(b)是在图14的(a)的A－A线剖切而成的剖视图。如图14的(b)所示，在夹具CLP设有突起部PJU，该突起部PJU抵接于支承部SPU的侧面。并且，夹具CLP在使突起部PJU抵接于支承部SPU的侧面(内侧面)的状态下，搭载于支承部SPU上。由此，根据本实施方式1的半导体器件PAC1，通过使突起部PJU抵接于支承部SPU的侧面，能够固定夹具CLP的位置，而且通过在支承部SPU上搭载夹具CLP，能够由支承部SPU支承夹具CLP。
＜实施方式1的半导体器件的制造方法＞
接着，参照附图说明本实施方式1的半导体器件的制造方法。
1.芯片搭载部的准备工序
首先，如图15所示，准备芯片搭载部TAB。该芯片搭载部TAB例如为矩形形状，由以铜为主成分的材料构成。
2.芯片搭载工序
接着，如图16所示，在芯片搭载部TAB上，例如形成导电性粘接材料ADH1。导电性粘接材料ADH1可以使用例如银糊剂、高熔点焊锡。接着，如图17所示，在芯片搭载部TAB上搭载形成有IGBT的半导体芯片CHP1和形成有二极管的半导体芯片CHP2。
在此，在形成有二极管的半导体芯片CHP2，配置成形成于半导体芯片CHP2背面的阴极电极焊盘经由导电性粘接材料ADH1与芯片搭载部TAB接触。结果，形成于半导体芯片CHP2表面的阳极电极焊盘ADP变得朝向上方。
另一方面，在形成有IGBT的半导体芯片CHP1，配置成形成于半导体芯片CHP1背面的集电极焊盘经由导电性粘接材料ADH1与芯片搭载部TAB接触。由此，半导体芯片CHP2的阴极电极焊盘和半导体芯片CHP1的集电极焊盘经由芯片搭载部TAB而电连接。此外，形成于半导体芯片CHP1表面的发射电极焊盘EP及多个电极焊盘(多个信号电极焊盘)变得朝向上方。
需要说明的是，形成有IGBT的半导体芯片CHP1和形成有二极管的半导体芯片CHP2的搭载顺序可以是半导体芯片CHP1在前、半导体芯片CHP2在后，也可以是半导体芯片CHP2在前、半导体芯片CHP1在后。
其后，在导电性粘接材料ADH1为银糊剂时，实施加热处理(烘烤处理)。
3.引线框架配置工序
接着，如图18所示，准备引线框架LF。在此，如图18所示，芯片搭载部TAB的厚度变得比引线框架LF的厚度更厚。此外，在引线框架LF形成有多个引线LD1、多个引线LD2和作为一对支承部SPU发挥作用的悬吊部HL。需要说明的是，在该悬吊部HL形成有弯折部BEU，并形成有切缺部NTU。
其后，如图18所示，在搭载有半导体芯片CHP1及半导体芯片CHP2的芯片搭载部TAB的上方，配置引线框架LF。此时，形成有IGBT的半导体芯片CHP1配置在接近引线LD2的位置，形成有二极管的半导体芯片CHP2配置在接近引线LD1的位置。也就是说，在俯视下，以夹在引线LD1与半导体芯片CHP1之间的方式搭载半导体芯片CHP2，以夹在引线LD2与半导体芯片CHP2之间的方式配置半导体芯片CHP1。并且，形成有IGBT的半导体芯片CHP1中，发射电极焊盘EP配置在引线LD1侧，且多个电极焊盘(信号电极焊盘)配置在引线LD2侧。而且，在俯视下，悬吊部HL被配置成与芯片搭载部TAB局部重叠、而不与半导体芯片CHP1及半导体芯片CHP2重叠。通过这种配置关系，在搭载有半导体芯片CHP1及半导体芯片CHP2的芯片搭载部TAB的上方配置引线框架LF。
4.电连接工序
接着，如图19所示，在半导体芯片CHP2的阳极电极焊盘ADP上，形成例如由银糊剂、高熔点焊锡构成的导电性粘接材料ADH2。其后，在半导体芯片CHP1的发射电极焊盘EP上也形成例如由银糊剂、高熔点焊锡构成的导电性粘接材料ADH2。进而，如图19所示，在引线LD1的一部分区域上也形成例如由银糊剂、高熔点焊锡构成的导电性粘接材料ADH2。此时形成的导电性粘接材料ADH2可以是与上述的导电性粘接材料ADH1相同的材料成分，也可以是不同的材料成分。
其后，如图20所示，准备具有主体部BDU和延伸部EXU的夹具CLP，遍及引线LD1上、半导体芯片CHP2上和半导体芯片CHP1上地搭载夹具CLP。具体而言，以跨过引线LD1上、半导体芯片CHP2上和半导体芯片CHP1的方式，经由导电性粘接材料ADH2配置夹具CLP的主体部BDU，并且在引线框架LF的悬吊部HL上，配置夹具CLP的延伸部EXU。也就是说，在俯视下，以与半导体芯片CHP1的发射电极焊盘EP、半导体芯片CHP2的阳极电极焊盘ADP和引线LD1的一部分重叠的方式，经由导电性粘接材料ADH2配置夹具CLP的主体部BDU，并且在引线框架LF的悬吊部HL上配置夹具CLP的延伸部EXU。此时，如图20所示，在俯视下，夹具CLP的延伸部EXU内包于芯片搭载部TAB。并且，引线框架LF的悬吊部HL沿引线LD1的延伸方向延伸，夹具CLP的延伸部EXU沿与引线LD2的延伸方向交叉的方向延伸。
由此，引线LD1、形成于半导体芯片CHP2的阳极电极焊盘ADP和形成于半导体芯片CHP1的发射电极焊盘EP通过夹具CLP而被电连接。此外，夹具CLP通过引线LD1和一对悬吊部HL的3点被支承。也就是说，夹具CLP的延伸部EXU被引线框架LF的悬吊部HL支承。换言之，夹具CLP的延伸部EXU固定于引线框架LF的悬吊部HL。进一步换言之，夹具CLP的延伸部EXU通过悬吊部HL与延伸部EXU的交叉部，被支承于引线框架LF的悬吊部HL。由此，实现了夹具CLP的3点支承结构。需要说明的是，如图20所示，在俯视下，悬吊部HL与延伸部EXU的交叉部内包于芯片搭载部TAB。并且，如图14所示，在俯视下，芯片搭载部TAB内包于在后述的工序中形成的封固体MR，因此在本实施方式1中，悬吊部HL与延伸部EXU的交叉部内包于在后述的工序中形成的封固体MR。
图21是表示在本实施方式1中引线框架LF的悬吊部HL与夹具CLP的延伸部EXU的配置结构的图。尤其是图21的(a)是表示引线框架LF的悬吊部HL与夹具CLP的延伸部EXU的配置结构的俯视图，图21的(b)是图21(a)的A－A线剖切而成的剖视图。
如图21的(a)及图21的(b)所示，在引线框架LF的悬吊部HL设有切缺部NTU，在夹具CLP的延伸部EXU设有突起部PJU。并且，在突起部PJU抵接于切缺部NTU的内部的状态下，在引线框架LF的悬吊部HL上配置夹具CLP的延伸部EXU。由此，夹具CLP的延伸部EXU被固定于引线框架LF的悬吊部HL。如此，实现了本实施方式1的引线框架LF的悬吊部HL与夹具CLP的延伸部EXU的配置结构。
但是，引线框架LF的悬吊部HL与夹具CLP的延伸部EXU的配置结构不限于此，可以采用以下所示的配置结构。图22的(a)是表示引线框架LF的悬吊部HL与夹具CLP的延伸部EXU的配置结构的俯视图，图22的(b)是图22的(a)的A－A线剖切而成的剖视图。
如图22的(a)及图22的(b)所示，在引线框架LF的悬吊部HL不设置切缺部NTU，并且在夹具CLP的延伸部EXU不设置突起部PJU。并且，仅是在引线框架LF的悬吊部HL上配置夹具CLP的延伸部EXU。如此也能实现引线框架LF的悬吊部HL与夹具CLP的延伸部EXU的配置结构。
而且，图23的(a)是表示引线框架LF的悬吊部HL与夹具CLP的延伸部EXU的配置结构的俯视图，图23的(b)是图23的(a)的A－A线剖切而成的剖视图。
如图23的(a)及图23的(b)所示，在引线框架LF的悬吊部HL设有槽部DIT，在夹具CLP的延伸部EXU设有突起部PJU。并且，在突起部PJU***于槽部DIT的内部的状态下，在引线框架LF的悬吊部HL上配置夹具CLP的延伸部EXU。由此，夹具CLP的延伸部EXU被固定于引线框架LF的悬吊部HL。如此也能实现引线框架LF的悬吊部HL与夹具CLP的延伸部EXU的配置结构。
如以上所述，以跨过引线LD1上、半导体芯片CHP2上和半导体芯片CHP1的方式，经由导电性粘接材料ADH2配置夹具CLP的主体部BDU，并且在引线框架LF的悬吊部HL上配置了夹具CLP的延伸部EXU之后，实施加热处理。具体而言，在导电性粘接材料ADH2为银糊剂时，实施烘烤处理。另一方面，在导电性粘接材料ADH2为高熔点焊锡时，实施回流焊处理。尤其是在导电性粘接材料ADH1和导电性粘接材料ADH2双方均为高熔点焊锡时，通过本工序，对导电性粘接材料ADH1和导电性粘接材料ADH2一起实施回流焊处理。
以上的工序通过使用组装工具而实施，搭载了半导体芯片CHP1及半导体芯片CHP2的芯片搭载部TAB和引线框架LF通过3点支承结构的夹具CLP而连接，形成一体结构体。并且，形成了一体结构体之后，例如从组装工具取出一体结构体而搬送到引线键合装置，实施用线W将半导体芯片CHP1和引线LD2连接的引线键合工序。
具体而言，如图24的(a)及图24的(b)所示，在引线框架LF的悬吊部HL设置弯折部BEU，通过该弯折部BEU，在芯片搭载部TAB的四角确保空间SPC。即，在引线框架LF的悬吊部HL，在与芯片搭载部TAB部分重叠的部分，形成用于确保空间SPC的弯折部BEU。并且，通过使工具JG抵接于由弯折部BEU确保的空间SPC，由此用工具JG固定芯片搭载部TAB。
接着，在用工具JG将芯片搭载部TAB固定的状态下，通过线W将形成于半导体芯片CHP1的表面的信号电极焊盘与形成于引线框架LF的引线LD2(信号引线)连接。由此，不需使芯片搭载部TAB动，就能可靠地实施引线键合工序。此时，在本实施方式1中，引线LD2配置在与连接夹具CLP的引线LD1相反一侧，因此不需考虑夹具CLP的干涉，能够实施引线键合工序。其后，如图25所示，取下工具JG，结束引线键合工序。
5.封固(模制)工序
接着，图26的(a)是表示封固工序的俯视图，图26的(b)是图26的(a)的A－A线剖切而成的剖视图。如图26的(a)及图26的(b)所示，将半导体芯片CHP1、半导体芯片CHP2、芯片搭载部TAB的一部分、引线LD1的一部分、多个引线LD2的各自的一部分、夹具CLP及线W2封固而形成封固体MR。
此时，封固体MR具有上表面、与上表面相反一侧的下表面、在其厚度方向上位于上表面与下表面之间的第一侧面及同第一侧面相对的第二侧面。在图26的(a)中，图示了第一侧面的边S1和第二侧面的边S2。而且，在封固体MR中，引线LD1从封固体MR的第一侧面(边S1)突出，且多个引线LD2从封固体MR的第二侧面(边S2)突出。
在此，在本实施方式1的封固工序中，如图26的(b)所示，用按压销PN按压着芯片搭载部TAB，形成封固体MR。结果，根据本实施方式1，能够抑制树脂向芯片搭载部TAB下表面的蔓延。结果，能够使芯片搭载部TAB的下表面从封固体MR露出。
6.外包装镀敷工序
其后，如图27所示，将设于引线框架LF的连杆切断。需要说明的是，在图26的(a)及图26的(b)所示的封固工序中，用按压销PN按压着芯片搭载部TAB地形成封固体MR，因此，如图27所示，在封固体MR形成有销痕迹PM。并且，如图28所示，在从封固体MR的下表面露出的芯片搭载部TAB、引线LD1的一部分的表面、引线LD2的一部分的表面形成作为导体膜的镀层(锡膜)。即，在引线LD1的从封固体MR露出的部分、多个引线LD2的从封固体MR露出的部分及芯片搭载部TAB的下表面形成镀层。
7.标记工序
并且，在由树脂构成的封固体MR的表面形成产品名、型式编号等信息(标记)。需要说明的是，作为标记的形成方法，可以使用通过印刷方式而印字的方法、通过对封固体的表面照射激光而刻印的方法。
8.单片化工序
接着，将引线LD1的一部分及多个引线LD2的各自的一部分切断，由此将引线LD1及多个引线LD2从引线框架LF分离。由此，能够制造本实施方式1的半导体器件PAC1。其后，形成引线LD1及多个引线LD2的各个引线。并且，例如实施了测试电特性的测试工序后，将判定为合格品的半导体器件PAC1出货(参照图13)。如以上这样能够制造本实施方式1的半导体器件PAC1。
＜制法上的特征＞
在此，说明本实施方式1的半导体器件的制造方法上的特征点。本实施方式1的第一特征点在于，如图20所示，在引线框架LF设置一对悬吊部HL，并且夹具CLP由主体部BDU和一对延伸部EXU构成，以此为前提，一对延伸部EXU搭载于一对悬吊部HL上而被支承。由此，夹具CLP搭载于引线LD1上(1点)和一对悬吊部HL上(2点)，夹具CLP被这些部件的3点支承。即，在本实施方式1的半导体器件的制造方法中，通过实施夹具搭载工序，搭载了半导体芯片CHP1及半导体芯片CHP2的芯片搭载部TAB与引线框架LF通过3点支承结构的夹具CLP而连接，形成一体结构体。其后，例如，将一体结构体从组装工具取出而向引线键合装置搬送，实施用线W将半导体芯片CHP1和引线LD2连接的引线键合工序。此时，根据本实施方式1，搭载了半导体芯片CHP1及半导体芯片CHP2的芯片搭载部TAB和引线框架LF通过3点支承结构的夹具CLP而连接。由此，在向引线键合装置的搬送工序中，即使对一体结构体施加冲击、振动，由于通过夹具CLP的3点支承结构提高了连接强度，因此能够抑制对夹具CLP和半导体芯片CHP1、半导体芯片CHP2的接合部分造成损伤，也能抑制夹具CLP自身的变形。结果，根据实现了夹具CLP的3点支承结构的本实施方式1的第一特征点，能够提高半导体器件的制造成品率，由此，能够制造可靠性高的半导体器件。
接着，本实施方式1的第二特征点在于，例如如图21的(a)及图21的(b)所示，设于夹具CLP的延伸部EXU的突起部PJU抵接在设于引线框架的悬吊部HL的切缺部NTU而被固定。由此，夹具CLP的位置被固定，结果能够抑制夹具CLP的平面错位，由此，能够抑制因夹具CLP的平面错位而导致的电连接不良。尤其是根据本实施方式1的第二特征点，即使在夹具CLP与半导体芯片CHP1、半导体芯片CHP2的连接使用焊锡连接的情况下，也能抑制夹具CLP的错位。也就是说，根据本实施方式1的第二特征点，在回流焊时，即使因熔融焊锡的扩展方式而使得夹具CLP被向规定方向牵拉，由于夹具CLP的位置被固定，因此能够抑制夹具CLP的平面错位。尤其是根据本实施方式1，使设于一对延伸部EXU的突起部PJU分别抵接于设于一对悬吊部HL的各个切缺部NTU来进行固定。因而，根据本实施方式1，夹具CLP由处于对称关系的2点固定，能够有效防止夹具CLP的平面错位。
接着，说明本实施方式1的第三特征点。图29是在图25的A－A线剖切而成的剖视图。如图29所示，本实施方式1的夹具CLP搭载于引线框架LF的悬吊部HL上。如图29所示，这意味着能够确保夹具CLP与半导体芯片CHP1的厚度方向的间隙、夹具CLP与半导体芯片CHP2的厚度方向的间隙。即，根据本实施方式1，在夹具搭载工序，能够抑制因施加于夹具CLP的载荷及夹具CLP自身的自重而有损夹具CLP的高度的均匀性。也就是说，根据本实施方式1，夹具CLP被支承在引线框架LF的悬吊部HL上，因此难以发生因施加于夹具CLP的载荷及夹具CLP自身的自重导致夹具CLP的不均匀沉降。结果，如图29所示，夹具CLP的高度变得恒定，能够抑制将夹具CLP和半导体芯片CHP1连接的导电性粘接材料ADH2、将夹具CLP和半导体芯片CHP2连接的导电性粘接材料ADH2的薄膜化、不均匀化。由此，在用本实施方式1的制造方法所制造的半导体器件中，能够抑制因导电性粘接材料ADH2的薄膜化及不均匀化导致的温度循环特性、功率循环特性等热疲劳耐性的降低。
根据以上可知，通过具有本实施方式1的第一特征点、第二特征点和第三特征点，能够克服关联技术所存在的第一改善余地、第二改善余地和第三改善余地。
接着，说明本实施方式1的第四特征点。本实施方式1的第四特征点在于：例如如图24所示，在设于引线框架LF的悬吊部HL形成有弯折部BEU。由此，可以在引线框架LF设置悬吊部HL，也在芯片搭载部TAB设置空间SPC。在该情况下，例如，如图24所示，不会受到设于引线框架LF的悬吊部HL干扰，能一边用工具JG按压由弯折部BEU确保的空间SPC一边实施引线键合工序。由此，根据本实施方式1，不需使芯片搭载部TAB动，就能可靠地实施引线键合工序，由此，能够提高线W的连接可靠性。而且根据本实施方式1的第四特征点，例如，能够在用按压销PN按压在芯片搭载部TAB所确保的空间SPC的状态下，形成封固体。由此，根据本实施方式1，能够抑制树脂向芯片搭载部TAB的下表面蔓延，由此，能够使芯片搭载部TAB的下表面从封固体MR露出。如此，在引线框架LF的悬吊部HL设置弯折部BEU这一本实施方式1的第四特征点，虽然在引线框架LF设置悬吊部HL，具有在芯片搭载部TAB的四角确保空间SPC的技术意义，该技术意义尤其在引线键合工序及封固工序得以发挥。
而且，如图25及图26所示，本实施方式1的第五特征点在于：形成于引线框架LF的悬吊部HL的大部分和夹具CLP的延伸部EXU内包于封固体MR的内部，且悬吊部HL与夹具CLP的延伸部EXU的交叉部配置在封固体MR的内部。由此，根据本实施方式1，能够简化在封固工序使用的模制模具的结构。
＜实施方式1的电子装置的构成＞
本实施方式1的半导体器件是将作为图3所示的逆变器电路INV的构成要素的1个IGBTQ1和1个二极管FWD封装成一体而成的器件。由此，通过使用6个本实施方式1的半导体器件，构成作为3相逆变器电路INV的电子装置(功率组件)。以下，参照附图说明该电子装置的构成。
图30是表示本实施方式1的电子装置EA的构成的图。尤其是，图30的(a)是表示本实施方式1的电子装置EA的构成的俯视图，图30的(b)是从图30的(a)的纸面下侧观察的侧视图。
如图30的(a)所示，本实施方式1的电子装置EA具备布线基板WB，在该布线基板WB上搭载有6个半导体器件PAC1(A)～PAC1(F)。
布线基板WB例如由绝缘金属基板(IMS：InsulatedMetalSubstrate)构成。该绝缘金属基板，例如在由铝构成的Al基底上形成树脂绝缘层，在该树脂绝缘层上具有构成布线的铜箔。并且，6个半导体器件PAC1(A)～PAC1(F)通过形成于绝缘金属基板的表面的由铜箔构成的布线和焊锡而连接。在本实施方式1中，作为布线基板WB而使用绝缘金属基板，由此能够减少热电阻。这是因为，根据绝缘金属基板，树脂绝缘层薄且导热率高的Al基底变厚，因此能够提高散热效率。结果，能够抑制本实施方式1的电子装置EA的温度上升，由此能够提高电子装置EA的可靠性。
在本实施方式1的电子装置EA中，例如，如图30的(a)所示，半导体器件PAC1(A)和半导体器件PAC1(B)在y方向并列配置，且半导体器件PAC1(C)和半导体器件PAC1(D)在y方向并列配置，且半导体器件PAC1(E)和半导体器件PAC1(F)在y方向并列配置。
此时，半导体器件PAC1(A)构成图3所示的第一支路LG1的上桥臂，半导体器件PAC1(B)构成图3所示的第一支路LG1的下桥臂。同样，半导体器件PAC1(C)构成图3所示的第二支路LG2的上桥臂，半导体器件PAC1(D)构成图3所示的第二支路LG2的下桥臂。此外，半导体器件PAC1(E)构成图3所示的第三支路LG3的上桥臂，半导体器件PAC1(F)构成图3所示的第三支路LG3的下桥臂。
并且，例如，如图30的(a)或图30的(b)所示，半导体器件PAC1(A)、半导体器件PAC1(C)和半导体器件PAC1(E)在x方向并列配置，半导体器件PAC1(B)、半导体器件PAC1(D)和半导体器件PAC1(F)在x方向并列配置。因而，在本实施方式1的电子装置EA中，在布线基板WB的下侧沿x方向并列配置的3个半导体器件PAC1(A)、PAC1(C)、PAC1(E)分别成为第一支路LG1～第三支路LG3的各自的上桥臂的构成要素，而在布线基板WB的上侧沿x方向并列配置的3个半导体器件PAC1(B)、PAC1(D)、PAC1(F)分别成为第一支路LG1～第三支路LG3的各自的下桥臂的构成要素。
此时，例如，着眼于半导体器件PAC1(A)和半导体器件PAC1(B)时，在俯视下，半导体器件PAC1(A)及半导体器件PAC1(B)以各自的引线LD1彼此相对的方式沿y方向配置。同样，半导体器件PAC1(C)及半导体器件PAC1(D)以各自的引线LD1彼此相对的方式沿y方向配置，并且半导体器件PAC1(E)及半导体器件PAC1(F)以各自的引线LD1彼此相对的方式沿y方向配置。
另一方面，例如，着眼于在x方向并列的半导体器件PAC1(A)、半导体器件PAC1(C)和半导体器件PAC1(E)，则在俯视下，半导体器件PAC1(A)、半导体器件PAC1(C)和半导体器件PAC1(E)以各自的引线LD1朝向相同方向(+y方向)的方式沿x方向配置。同样，在俯视下，半导体器件PAC1(B)、半导体器件PAC1(D)和半导体器件PAC1(F)以各自的引线LD1朝向相同方向(－y方向)的方式沿x方向配置。
在此，例如，如图30的(a)所示，在作为第一方向的y方向，向+y方向突出的半导体器件PAC1(A)的引线LD1(发射端子)与布线基板WB的布线WL1(U)电连接。另一方面，向－y方向突出的半导体器件PAC1(A)的引线LD2(信号端子)与布线基板WB的布线WL2电连接。并且，半导体器件PAC1(A)的下表面(集电极端子)与沿同布线基板WB的y方向正交的x方向延伸的布线WL3(P)电连接。
此外，在图30的(a)中，形成于布线基板WB的布线WL1(U)与半导体器件PAC1(B)的下表面(集电极端子)电连接。并且，半导体器件PAC1(B)的引线LD2(信号端子)向+y方向突出，与布线基板WB的布线WL2电连接。此外，半导体器件PAC1(B)的引线LD1(发射端子)向－y方向突出，与布线基板WB的布线WL4(N1)电连接。
而且，在图30的(a)中，布线基板WB的布线WL3(P)与半导体器件PAC1(C)的下表面(集电极端子)电连接。并且，半导体器件PAC1(C)的引线LD1(发射端子)向+y方向突出，与布线基板WB的布线WL1(V)电连接。此外，半导体器件PAC1(C)的引线LD2(信号端子)向－y方向突出，与布线基板WB的布线WL2电连接。
此外，在图30的(a)中，形成于布线基板WB的布线WL1(V)与半导体器件PAC1(D)的下表面(集电极端子)电连接。并且，半导体器件PAC1(D)的引线LD2(信号端子)向+y方向突出，与布线基板WB的布线WL2电连接。此外，半导体器件PAC1(D)的引线LD1(发射端子)向－y方向突出，与布线基板WB的布线WL4(N2)电连接。
而且，在图30的(a)中，布线基板WB的布线WL3(P)与半导体器件PAC1(E)的下表面(集电极端子)电连接。并且，半导体器件PAC1(E)的引线LD1(发射端子)向+y方向突出，与布线基板WB的布线WL1(W)电连接。此外，半导体器件PAC1(E)的引线LD2(信号端子)向－y方向突出，与布线基板WB的布线WL2电连接。
此外，在图30的(a)中，形成于布线基板WB的布线WL1(W)与半导体器件PAC1(F)的下表面(集电极端子)电连接。并且，半导体器件PAC1(F)的引线LD2(信号端子)向+y方向突出，与布线基板WB的布线WL2电连接。此外，半导体器件PAC1(F)的引线LD1(发射端子)向－y方向突出，与布线基板WB的布线WL4(N3)电连接。
需要说明的是，图30的(a)所示的布线WL1(U)与图3所示的3相感应电机MT的U相电连接，图30的(a)所示的布线WL1(V)与图3所示的3相感应电机MT的V相电连接。此外，图30的(a)所示的布线WL1(W)与图3所示的3相感应电机MT的W相电连接，图30的(a)所示的布线WL2与包括图3所示的栅极控制电路GCC及未图示的电流检测电路、温度检测电路等在内的控制电路电连接。进而，图30(a)所示的布线WL3(P)与图3所示的正电位端子PT电连接，图30的(a)所示的布线WL4(N1)、布线WL4(N2)和布线WL4(N3)与图3所示的负电位端子NT电连接。如此可知，本实施方式1的电子装置EA(功率组件)被实装构成为构成3相逆变器电路INV。
在此，在谋求本实施方式1的电子装置EA的小型化时，例如在图30的(a)中，缩小相互相邻的半导体器件PAC1(A)与半导体器件PAC1(C)的x方向的距离。关于这一点，在本实施方式1的半导体器件PAC1中，例如如图13所示，支承部SPU不是从边S3或边S4露出，而是从边S1及边S2露出。因此，例如在图30的(a)，即使在将相互相邻的半导体器件PAC1(A)和半导体器件PAC1(C)的x方向距离缩小的情况下，各自的支承部SPU不会从彼此相对的边露出，因此能够获得可确保半导体器件PAC1(A)与半导体器件PAC1(C)的绝缘距离的优点。
＜变形例1＞
接着，说明实施方式1的变形例1。图31是表示本变形例1的半导体器件PAC2的外观构成的图。具体而言，图31的(a)是表示本变形例1的半导体器件PAC2的外观构成的俯视图，图31的(b)是侧视图。
本变形例1的半导体器件PAC2的构成为与实施方式1的半导体器件PAC1大致同样的构成，因此主要说明不同点。
如图31的(a)及图31的(b)所示，本变形例1的半导体器件PAC2中，夹具CLP的延伸部EXU的端部从第三侧面(边S3)露出，也从第四侧面(边S4)露出。
图32是表示本变形例1的半导体器件PAC2的封固体MR的内部结构的图，图32的(a)与俯视图对应，图32的(b)与图32的(a)的A－A线剖视图对应，图32的(c)与图32的(a)的B－B线剖视图对应。
在图32的(a)中，夹具CLP由主体部BDU和一对延伸部EXU构成，延伸部EXU的端部从封固体MR露出。
图33是表示在本变形例1的半导体器件的制造方法中实施了夹具搭载工序及引线键合工序之后的状态的图。需要说明的是，在图33中，用双点划线表示在其后的封固工序中形成的封固体的轮廓。如图33所示，在本变形例1中，夹具CLP的延伸部EXU延伸到封固体的外部，该夹具CLP的延伸部EXU搭载到引线框架LF的外框FM上。即，在本变形例1中，引线框架LF的外框FM作为悬吊部HL发挥作用。结果，在本变形例1中，引线框架LF的悬吊部HL(外框FM)与夹具CLP的延伸部EXU的交叉部存在于封固体的外部。也就是说，在本变形例1中，在俯视下，夹具CLP的延伸部EXU从芯片搭载部TAB局部伸出，且在俯视下，引线框架LF的悬吊部HL(外框FM)不与芯片搭载部TAB重叠。如此，在本变形例1中，使用外框FM作为悬吊部HL，且在封固体的外部设置悬吊部HL和延伸部EXU的交叉部，由此能够简化引线框架LF的结构及半导体器件的内部结构。而且，根据本变形例1，能够在芯片搭载部TAB的四角确保空间SPC。由此，在引线键合工序及封固工序，作为用于固定芯片搭载部TAB的按压部，可以使用该空间SPC。
＜变形例2＞
接着，说明实施方式1的变形例2。图34是表示本变形例2的半导体器件PAC3的外观构成的图。具体而言，图34的(a)是表示本变形例2的半导体器件PAC3的外观构成的俯视图，图34的(b)是侧视图。本变形例2的半导体器件PAC3的构成为与实施方式1的半导体器件PAC1大致同样的构成，因此主要说明不同点。
如图34的(a)及图34的(b)所示，本变形例2的半导体器件PAC3中，支承部SPU的端部从第三侧面(边S3)露出，也从第四侧面(边S4)露出。
图35是表示本变形例2的半导体器件PAC3的封固体MR的内部结构的图，图35的(a)与俯视图对应，图35的(b)与图35的(a)的A－A线剖视图对应，图35的(c)与图35的(a)的B－B线剖视图对应。
在图35的(a)中，夹具CLP由主体部BDU和一对延伸部EXU构成，一对延伸部EXU分别搭载于一对支承部SPU的各支承部上。并且，一对支承部SPU分别呈弯折形状(其具有沿y方向延伸的部位和沿x方向延伸的部位)，沿x方向延伸的部位的端部从封固体的第三侧面(边S3)及第四侧面(边S4)露出。
图36是表示在本变形例2的半导体器件的制造方法中实施了夹具搭载工序及引线键合工序之后的状态的图。需要说明的是，在图36中，用双点划线表示在其后的封固工序中形成的封固体的轮廓。如图36所示，在本变形例2中，夹具CLP的延伸部EXU收纳在封固体的内部。与此相对，分别支承一对延伸部EXU的一对悬吊部HL(支承部SPU)的各自的沿y方向延伸的部位收纳在封固体的内部，而弯折地向x方向延伸的部位延伸到封固体的外部，与引线框架LF的外框连接。结果，在本变形例2中，引线框架LF的悬吊部HL(支承部SPU)与夹具CLP的延伸部EXU的交叉部存在于封固体的内部。也就是说，在俯视下，夹具CLP的延伸部EXU内包于芯片搭载部TAB，且在俯视下，引线框架LF的悬吊部HL包括与芯片搭载部TAB重叠的区域和不与芯片搭载部TAB重叠的区域。根据这样构成的本变形例2，引线框架LF的悬吊部HL弯折，结果能够在芯片搭载部TAB的四角确保空间SPC。由此，在引线键合工序及封固工序，作为用于固定芯片搭载部TAB的按压部，可以使用该空间SPC。
(实施方式2)
本实施方式2的技术构思涉及包括用于控制开关磁阻电机(SwitchedReluctanceMotor，此后简称为SR电机)的逆变器电路在内的功率组件。在此，概念上讲功率组件整体对应于电子装置，构成功率组件的构成零件中的包含半导体芯片的电子零件对应于半导体器件。
＜逆变器电路的构成＞
图37是在直流电源E与SR电机MT之间配置了逆变器电路INV的电路图。如图37所示，逆变器电路INV具有与直流电源E并联连接的第一支路LG1、第二支路LG2和第三支路LG3。并且，第一支路LG1由串联连接的上桥臂UA(U)和下桥臂BA(U)构成，第二支路LG2由串联连接的上桥臂UA(V)和下桥臂BA(V)构成，第三支路LG3由串联连接的上桥臂UA(W)和下桥臂BA(W)构成。并且，上桥臂UA(U)由IGBTQ1和二极管FWD1构成，且下桥臂BA(U)由IGBTQ2和二极管FWD2构成。此时，上桥臂UA(U)的IGBTQ1和下桥臂BA(U)的二极管FWD2均与端子TE(U1)连接，IGBTQ1和二极管FWD2串联连接。另一方面，上桥臂UA(U)的二极管FWD1和下桥臂BA(U)的IGBTQ2均与端子TE(U2)连接，二极管FWD1和IGBTQ2串联连接。而且，端子TE(U1)与SR电机的端子U′连接，且端子TE(U2)与SR电机的端子U连接。也就是说，在逆变器电路INV的端子TE(U1)与端子TE(U2)之间连接有存在于SR电机MT的端子U与端子U′之间的线圈L(U)。
同样，上桥臂UA(V)由IGBTQ1和二极管FWD1构成，且下桥臂BA(V)由IGBTQ2和二极管FWD2构成。此时，上桥臂UA(V)的IGBTQ1和下桥臂BA(V)的二极管FWD2均与端子TE(V1)连接，IGBTQ1和二极管FWD2串联连接。另一方面，上桥臂UA(V)的二极管FWD1和下桥臂BA(V)的IGBTQ2均与端子TE(V2)连接，二极管FWD1和IGBTQ2串联连接。而且，端子TE(V1)与SR电机的端子V′连接，且端子TE(V2)与SR电机的端子V连接。也就是说，在逆变器电路INV的端子TE(V1)与端子TE(V2)之间连接有存在于SR电机MT的端子V与端子V′之间的线圈L(V)。
此外，上桥臂UA(W)由IGBTQ1和二极管FWD1构成，且下桥臂BA(W)由IGBTQ2和二极管FWD2构成。此时，上桥臂UA(W)的IGBTQ1和下桥臂BA(W)的二极管FWD2均与端子TE(W1)连接，IGBTQ1和二极管FWD2串联连接。另一方面，上桥臂UA(W)的二极管FWD1和下桥臂BA(W)的IGBTQ2均与端子TE(W2)连接，二极管FWD1和IGBTQ2串联连接。而且，端子TE(W1)与SR电机的端子W′连接，且端子TE(W2)与SR电机的端子W连接。也就是说，在逆变器电路INV的端子TE(W1)与端子TE(W2)之间连接有存在于SR电机MT的端子W与端子W′之间的线圈L(W)。
接着，作为上桥臂UA(U)、上桥臂UA(V)和上桥臂UA(W)的各自的构成要素的IGBTQ1的栅电极与栅极控制电路GCC电连接。并且，根据来自该栅极控制电路GCC的栅极控制信号，控制上桥臂UA(U)、上桥臂UA(V)和上桥臂UA(W)的各自的IGBTQ1的导通/截止工作(开关工作)。同样，作为下桥臂BA(U)、下桥臂BA(V)和下桥臂BA(W)的各自的构成要素的IGBTQ2的栅电极也与栅极控制电路GCC电连接，根据来自该栅极控制电路GCC的栅极控制信号，控制下桥臂BA(U)、下桥臂BA(V)和下桥臂BA(W)的各自的IGBTQ2的导通/截止工作。
在本实施方式2的逆变器电路INV中，具有相互并联连接的第一支路LG1～第三支路LG3，第一支路LG1～第三支路LG3分别具备2个IGBT(IGBTQ1和IGBTQ2)和2个二极管(二极管FWD1和二极管FWD2)。由此，本实施方式2的逆变器电路INV由6个IGBT和6个二极管构成。在这样构成的逆变器电路INV中，由栅极控制电路GCC控制3个IGBTQ1及3个IGBTQ2的导通/截止工作(开关工作)，从而能够使SR电机MT旋转。以下，参照附图说明用于使SR电机MT旋转的逆变器电路INV的工作。
＜逆变器电路的工作＞
图38是说明本实施方式2的逆变器电路INV的工作的图。图38所示的逆变器电路INV是用于驱动SR电机MT旋转的电路，具有第一支路LG1～第三支路LG3。此时，例如，第一支路LG1是控制流向线圈L(U)(其设于SR电机MT的端子U与端子U′之间(U－U′间))的电流的电路，第二支路LG2是控制流向线圈L(V)(其设于SR电机MT的端子V与端子V′之间(V－V′间))的电流的电路。同样，第三支路LG3是控制流向线圈L(W)(其设于SR电机MT的端子W与端子W′之间(W－W′间))的电流的电路。即，图38所示的逆变器电路INV通过第一支路LG1控制流向线圈L(U)的电流，且通过第二支路LG2控制流向线圈L(V)的电流，且通过第三支路LG3控制流向线圈L(W)的电流。并且，在图38所示的逆变器电路INV中，对于基于第一支路LG1对线圈L(U)的电流控制、基于第二支路LG2对线圈L(V)的电流控制和基于第三支路LG3对线圈L(W)的电流控制，改变定时地同样进行，因此以下举出例如基于第二支路LG2对线圈L(V)的电流控制为例进行说明。
在图38中，首先，在电流开始流向SR电机MT的线圈L(V)时，如励磁模式所示，IGBTQ1导通，且IGBTQ2也导通。此时，从直流电源E经过导通的IGBTQ1，从端子TE(V1)向线圈L(V)供给电流。并且，从线圈L(V)经由端子TE(V2)，经过导通的IGBTQ2，电流返回直流电源E。如此能够使线圈L(V)流过电流。结果，在SR电机MT的定子ST的V－V′间形成电磁铁，基于该电磁铁形成的引力施加于转子RT。其后，为了维持基于电磁铁形成的引力，维持流向SR电机MT的线圈L(V)的电流。具体而言，如图38的续流模式所示，将IGBTQ1截止，且保持IGBTQ2导通。在该情况下，如图38的续流模式所示，由线圈L(V)、导通的IGBTQ2和二极管FWD2形成闭合电路，在该闭合电路持续流过电流。结果，流向线圈L(V)的电流得以维持，来自因线圈L(V)所致的电磁铁的引力持续施加于转子RT。接着，使流向线圈L(V)的电流消失。具体而言，如图38的减磁模式所示，使IGBTQ1截止，并使IGBTQ2也截止。在该情况下，如图38的减磁模式所示，在由线圈L(V)、导通的IGBTQ2和二极管FWD2构成的闭合电路内的线圈L(V)的残留电力因使IGBTQ2截止而经由二极管FWD1消失。结果，流向线圈L(V)的电流减少而停止，因流向线圈L(V)的电流引起的产生于电磁铁的磁力消失。由此，来自因线圈L(V)所致的电磁铁的施加于转子RT的引力消除。通过在第一支路LG1～第三支路LG3改变定时地重复实施这样的工作，由此能够使SR电机MT的转子RT旋转。如以上可知，通过本实施方式2的逆变器电路INV的电流控制，能够使SR电机MT旋转。
＜与PM电机用的逆变器电路的不同点＞
接着，说明本实施方式2的SR电机用的逆变器电路与通常使用的PM电机用的逆变器电路的不同点。图39是说明PM电机用的逆变器电路与SR电机用的逆变器电路的不同点的图。尤其是图39的(a)是表示PM电机用的逆变器电路的一部分的图，图39的(b)是表示SR电机用的逆变器电路的一部分的图。
在图39的(a)中，图示了与PM电机的端子U(U相)电连接的逆变器电路的一部分。具体而言，构成上桥臂的IGBTQ1和二极管FWD1反向并联连接，并且构成下桥臂的IGBTQ2和二极管FWD2反向并联连接。并且，在上桥臂和下桥臂之间设置1个端子TE(U)，该端子TE(U)与PM电机的端子U被连接。这样构成的PM电机用的逆变器电路中，如图39的(a)所示，PM电机的U相线圈、V相线圈和W相线圈被3相连线(例如星形连线)，控制使得驱动各线圈的桥臂的元件不上下同时工作。因此，PM电机用的逆变器电路被控制为如U相+V相→V相+W相→W相+U相这样2相成对地驱动。由此可以，在PM电机用的逆变器电路中，在使IGBT导通而向线圈流过电流后，为了相转换而使IGBT截止时，由此在桥臂内的二极管流过因残留电力所致的再生电流，残留电力消失。因而，在PM电机用的逆变器电路中，需要将IGBT和二极管成对地构成。结果，在PM电机用的逆变器电路中，如图39的(a)所示，成为在上桥臂与下桥臂之间设置1个端子TE(U)的结构。
另一方面，在图39(b)中，图示了与SR电机的端子U及端子U′电连接的逆变器电路的一部分。具体而言，构成上桥臂的IGBTQ1和构成下桥臂的二极管FWD2串联连接，在构成上桥臂的IGBTQ1和构成下桥臂的二极管FWD2之间设置端子TE(U1)。此外，构成上桥臂的二极管FWD1和构成下桥臂的IGBTQ2串联连接，在构成上桥臂的二极管FWD1和构成下桥臂的IGBTQ2之间设置端子TE(U2)。并且，逆变器电路的端子TE(U1)与SR电机的端子U′连接，且逆变器电路的端子TE(U2)与SR电机的端子U连接。这样构成的SR电机用的逆变器电路，构成由SR电机的各相的线圈和H桥电路形成的闭合电路。因此，例如如图39的(b)所示，在将配置成十字交叉的上桥臂的IGBTQ1和下桥臂的IGBTQ2导通，向配置在SR电机的U－U′间的线圈流过电流后(参照图3的励磁模式)，为了相转换而使IGBTQ1及IGBTQ2截止时，需要在上述的闭合电路内使线圈的残留电力消失。在该情况下，不需要在上述的闭合电路使线圈的残留电力消失，在SR电机用的逆变器电路，用与上述的闭合电路不同的闭合电路使线圈的残留电力消失(图3的减磁模式)。也就是说，在SR电机用的逆变器电路中，如图3的减磁模式所示，不是利用作为开关元件的IGBTQ1及IGBTQ2，而能够利用仅单方向通电的二极管FWD1及二极管FWD2来构成使线圈的残留电力消失的其他闭合电路。如此在SR电机用的逆变器电路中，具有图3的励磁模式下的闭合电路与图3的减磁模式的闭合电路为不同电路这一特征，根据该特征，如图39的(b)所示，SR电机用的逆变器电路具有端子TE(U1)和端子TE(U2)这2个端子。由此，如图39的(b)所示，在SR电机用的逆变器电路，在上桥臂与下桥臂之间具有端子TE(U1)和端子TE(U2)这两个端子，在这一点与如图39的(a)所示的、在上桥臂与下桥臂之间具有端子TE(U)这一个端子的PM电机用的逆变器电路不同。
由以上可知，因逆变器电路的不同，将本实施方式2的SR电机用逆变器电路具体化的半导体器件的构成和将所述实施方式1的PM电机用逆变器电路具体化的半导体器件的构成变得不同。在本实施方式2中，着眼于从低成本化的观点考虑而需求急速扩大的SR电机，说明将该SR电机用逆变器电路具体化的半导体器件。
＜实施方式2的半导体器件的实装构成＞
图40是表示本实施方式2的半导体器件PAC4的外观构成的图。具体而言，图40的(a)是表示本实施方式2的半导体器件PAC4的外观构成的俯视图，图40的(b)是侧视图，图40的(c)是仰视图。
在图40的(a)中，在本实施方式2的半导体器件PAC4中，支承部SPU2的端部从第一侧面(边S1)露出，并且支承部SPU1的端部从第二侧面(边S2)露出。
接着，在本实施方式2的半导体器件PAC4中，如图40的(c)所示，芯片搭载部TAB1和芯片搭载部TAB2从封固体MR的下表面露出。该芯片搭载部TAB1和芯片搭载部TAB2被配置成通过封固体MR而被物理分离，结果，芯片搭载部TAB1和芯片搭载部TAB2电分离。即，本实施方式2的半导体器件PAC4，具有被封固体MR电分离的芯片搭载部TAB1和芯片搭载部TAB2，芯片搭载部TAB1的下表面及芯片搭载部TAB2的下表面从封固体MR的下表面露出。这样在本实施方式2的半导体器件PAC4中，与图39的(b)所示的端子TE(U1)和端子TE(U2)这两个端子对应地，设置相互电分离的芯片搭载部TAB1和芯片搭载部TAB2。
接着，说明本实施方式2的半导体器件PAC4的内部结构。图41是表示本实施方式2的半导体器件PAC4的内部结构的图。具体而言，图41的(a)与俯视图对应，图41的(b1)与图41(a)的A1－A1线剖视图对应，图41的(b2)与图41(a)的A2－A2线剖视图对应。此外，图41的(c1)与图41(a)的B1－B1线剖视图对应，图41的(c2)与图41的(a)的B2－B2线剖视图对应。
首先，在图41的(a)中，作为发射端子ET的引线LD1A具有被封固体MR封固的部分(第一部分)和从封固体MR露出的部分(第二部分)，引线LD1A的第二部分通过形成有狭缝而被分割为多个。同样，作为阳极端子AT的引线LD1B具有被封固体MR封固的部分(第三部分)和从封固体MR露出的部分(第四部分)，引线LD1B的第四部分通过形成有狭缝而被分割为多个。
接着，在图41的(a)中，在封固体MR的内部配置有矩形形状的芯片搭载部TAB1和矩形形状的芯片搭载部TAB2，芯片搭载部TAB1和芯片搭载部TAB2相互分离。这些芯片搭载部TAB1及芯片搭载部TAB2也作为用于提高散热效率的散热器发挥作用，例如由以导热率高的铜为主成分的材料构成。
在芯片搭载部TAB1上经由导电性粘接材料ADH1，搭载形成有IGBT的半导体芯片CHP1。另一方面，在芯片搭载部TAB2上，经由导电性粘接材料ADH1，搭载形成有二极管的半导体芯片CHP2。
接着，如图41的(a)及图41的(c1)所示，在半导体芯片CHP1的发射电极焊盘EP上，经由导电性粘接材料而配置作为导电性部件的夹具CLP1。该夹具CLP1经由导电性粘接材料与发射端子ET连接。因而，半导体芯片CHP1的发射电极焊盘EP经由夹具CLP1与发射端子ET电连接。
另一方面，如图41的(a)及图41的(c2)所示，在半导体芯片CHP2的阳极电极焊盘ADP上，经由导电性粘接材料而配置作为导电性部件的夹具CLP2。该夹具CLP2经由导电性粘接材料与阳极端子AT连接。因而，半导体芯片CHP2的阳极电极焊盘ADP经由夹具CLP2与阳极端子AT电连接。
在此，在本实施方式2中，也在封固体MR的内部设置支承部SPU1，通过该支承部SPU1支承夹具CLP1。具体而言，如图41的(a)所示，以夹着半导体芯片CHP1的方式设置一对支承部SPU1，一对支承部SPU1分别沿与引线LD2的突出方向并行的y方向延伸。并且，在本实施方式2，夹具CLP1由将引线LD1A和半导体芯片CHP1连接的主体部BDU1、和与主体部BDU1连接且沿x方向延伸的一对延伸部EXU1构成。此时，如图41的(a)所示，一对延伸部EXU1分别搭载于一对支承部SPU1的各支承部上，由此，夹具CLP1被一对支承部SPU1支承。即，在本实施方式2中，夹具CLP1搭载于引线LD1A上(1点)和一对支承部SPU1上(2点)，夹具CLP1被这些部件的3点支承。尤其是如图41的(b2)所示，在本实施方式2的夹具CLP1设有突起部PJU1，通过使该突起部PJU1抵接于支承部SPU1，由此将夹具CLP1固定于支承部SPU1。
同样，在封固体MR的内部设有支承部SPU2，由该支承部SPU2支承夹具CLP2。具体而言，如图41的(a)所示，以夹着半导体芯片CHP2的方式设置一对支承部SPU2，一对支承部SPU2分别沿与引线LD1A及引线LD1B的突出方向并行的y方向延伸。并且，在本实施方式2中，夹具CLP2由将引线LD1B和半导体芯片CHP2连接的主体部BDU2、和与主体部BDU2连接且沿x方向延伸的一对延伸部EXU2构成。此时，如图41的(a)所示，一对延伸部EXU2分别搭载于一对支承部SPU2的各支承部上，由此，夹具CLP2被一对支承部SPU2支承。即，在本实施方式2中，夹具CLP2搭载于引线LD1B上(1点)和一对支承部SPU2上(2点)，夹具CLP2被这些部件3点支承。尤其是如图41的(b1)所示，在本实施方式2的夹具CLP2设有突起部PJU2，通过使该突起部PJU2抵接支承部SPU2，由此夹具CLP2被固定于支承部SPU2。
在这样构成的本实施方式2的半导体器件PAC4中，由于夹具CLP1及夹具CLP2分别是3点支承结构，因此可以获得与所述实施方式1的半导体器件PAC1同样的效果。
＜实施方式2的半导体器件的制造方法＞
接着，参照附图说明本实施方式2的半导体器件的制造方法。
1.芯片搭载部的准备工序
首先，如图42所示，准备芯片搭载部TAB1和芯片搭载部TAB2。该芯片搭载部TAB1及芯片搭载部TAB2分别是例如呈矩形形状，由以铜为主成分的材料构成。
2.芯片搭载工序
接着，如图43所示，在芯片搭载部TAB1上及芯片搭载部TAB2上，形成例如导电性粘接材料ADH1。导电性粘接材料ADH1可以使用例如银糊剂和/或高熔点焊锡。
接着，如图44所示，在芯片搭载部TAB1上搭载形成有IGBT的半导体芯片CHP1，在芯片搭载部TAB2上搭载形成有二极管的半导体芯片CHP2。
在此，在形成有二极管的半导体芯片CHP2中配置成，形成于半导体芯片CHP2背面的阴极电极焊盘经由导电性粘接材料ADH1与芯片搭载部TAB2接触。结果，形成于半导体芯片CHP2的表面的阳极电极焊盘ADP变得朝向上方。
另一方面，在形成有IGBT的半导体芯片CHP1中配置成，形成于半导体芯片CHP1背面的集电极焊盘经由导电性粘接材料ADH1与芯片搭载部TAB1接触。此外，形成于半导体芯片CHP1表面的发射电极焊盘EP及多个电极焊盘(多个信号电极焊盘)变得朝向上方。
其后，在导电性粘接材料ADH1为银糊剂的情况下，实施加热处理(烘烤处理)。
3.引线框架配置工序
接着，如图45所示，准备引线框架LF。在此，如图45所示，芯片搭载部TAB1的厚度及芯片搭载部TAB2的厚度变得比引线框架LF的厚度厚。此外，在引线框架LF形成引线LD1A、引线LD1B、多个引线LD2、作为一对支承部SPU1发挥作用的悬吊部HL1和作为一对支承部SPU2发挥作用的悬吊部HL2。
需要说明的是，在该悬吊部HL1形成有弯折部BEU1，并形成有切缺部NTU1。同样，在悬吊部HL2形成有弯折部BEU2，并形成有切缺部NTU2。
其后，如图45所示，在搭载有半导体芯片CHP1的芯片搭载部TAB1和搭载有半导体芯片CHP2的芯片搭载部TAB2的上方配置引线框架LF。此时，形成有IGBT的半导体芯片CHP1配置在接近引线LD2的位置，形成有二极管的半导体芯片CHP2配置在接近引线LD1A及引线LD1B的位置。也就是说，在俯视下，以被夹在引线LD1A(引线LD1B)与半导体芯片CHP1之间的方式配置半导体芯片CHP2，以被夹在引线LD2与半导体芯片CHP2之间的方式配置半导体芯片CHP1。并且，形成有IGBT的半导体芯片CHP1中，发射电极焊盘EP配置在引线LD1A侧，且多个电极焊盘(信号电极焊盘)配置在引线LD2侧。而且，在俯视下，悬吊部HL1配置成与芯片搭载部TAB1部分重叠而不与半导体芯片CHP1重叠。同样，在俯视下，悬吊部HL2被配置成与芯片搭载部TAB2部分重叠而不与半导体芯片CHP2重叠。通过这样的配置关系，在搭载有半导体芯片CHP1的芯片搭载部TAB1的上方及搭载有半导体芯片CHP2的芯片搭载部TAB的上方配置引线框架LF。
4.电连接工序
接着，如图46所示，在半导体芯片CHP2的阳极电极焊盘ADP上，形成例如由银糊剂和/或高熔点焊锡构成的导电性粘接材料ADH2。同样，在半导体芯片CHP1的发射电极焊盘EP上，也形成例如由银糊剂和/或高熔点焊锡构成的导电性粘接材料ADH2。而且，如图46所示，在引线LD1A的一部区域上及引线LD1B的一部区域上，也形成例如由银糊剂和/或高熔点焊锡构成的导电性粘接材料ADH2。此时形成的导电性粘接材料ADH2可以是与上述的导电性粘接材料ADH1相同的材料成分，也可以是不同的材料成分。
其后，如图47所示，准备具有主体部BDU2和延伸部EXU2的夹具CLP2，遍及引线LD1B上和半导体芯片CHP2上地搭载夹具CLP2。具体而言，以跨过引线LD1B上和半导体芯片CHP2上的方式，经由导电性粘接材料ADH2配置夹具CLP2的主体部BDU2，并且在引线框架LF的悬吊部HL2上配置夹具CLP2的延伸部EXU2。此时，如图47所示，在俯视下，夹具CLP2的延伸部EXU2内包于芯片搭载部TAB2。并且，引线框架LF的悬吊部HL2沿引线LD1B的延伸方向延伸，夹具CLP2的延伸部EXU2沿与悬吊部HL2的延伸方向交叉的方向延伸。
由以上可知，引线LD1B与形成于半导体芯片CHP2的阳极电极焊盘ADP通过夹具CLP2而电连接。此外，夹具CLP2被引线LD1B和一对悬吊部HL2这3点支承。也就是说，夹具CLP2的延伸部EXU2由引线框架LF的悬吊部HL2支承。换言之，夹具CLP2的延伸部EXU2固定于引线框架LF的悬吊部HL2。进一步换言之，夹具CLP2的延伸部EXU2通过悬吊部HL2与延伸部EXU2的交叉部，被支承于引线框架LF的悬吊部HL2。由此，实现了夹具CLP2的3点支承结构。需要说明的是，如图47所示，在俯视下，悬吊部HL2和延伸部EXU2的交叉部内包于芯片搭载部TAB2。
接着，如图47所示，准备具有主体部BDU1和延伸部EXU1的夹具CLP1，遍及引线LD1A上和半导体芯片CHP1上地搭载夹具CLP1。具体而言，以穿过夹具CLP2的上方、跨过引线LD1A上和半导体芯片CHP1上的方式，经由导电性粘接材料ADH2配置夹具CLP1的主体部BDU1，并且在引线框架LF的悬吊部HL1上配置夹具CLP1的延伸部EXU1。此时，如图47所示，在俯视下，夹具CLP1的延伸部EXU1内包于芯片搭载部TAB1。并且，引线框架LF的悬吊部HL1沿引线LD1A的延伸方向延伸，夹具CLP1的延伸部EXU1沿与悬吊部HL1的延伸方向交叉的方向延伸。
由以上可知，引线LD1A与形成于半导体芯片CHP1的发射电极焊盘EP通过夹具CLP1而电连接。此外，夹具CLP1被引线LD1A和一对悬吊部HL1这3点支承。也就是说，夹具CLP1的延伸部EXU1由引线框架LF的悬吊部HL1支承。换言之，夹具CLP1的延伸部EXU1固定于引线框架LF的悬吊部HL1。进一步换言之，夹具CLP1的延伸部EXU1通过悬吊部HL1与延伸部EXU1的交叉部，被支承于引线框架LF的悬吊部HL1。由此，实现了夹具CLP1的3点支承结构。需要说明的是，如图47所示，在俯视下，悬吊部HL1和延伸部EXU1的交叉部内包于芯片搭载部TAB1。
其后，实施加热处理。具体而言，在导电性粘接材料ADH2为银糊剂时，实施烘烤处理。另一方面，在导电性粘接材料ADH2为高熔点焊锡时，实施回流焊处理。尤其是在导电性粘接材料ADH1和导电性粘接材料ADH2双方均为高熔点焊锡时，通过本工序，对导电性粘接材料ADH1和导电性粘接材料ADH2一起实施回流焊处理。
以上的工序通过使用组装工具而实施，搭载了半导体芯片CHP1的芯片搭载部TAB1及搭载了半导体芯片CHP2的芯片搭载部TAB2和引线框架LF通过3点支承结构的夹具CLP1及夹具CLP2而连接，形成一体结构体。并且，形成了一体结构体之后，例如从组装工具取出一体结构体而搬送到引线键合装置，实施用线W将半导体芯片CHP1和引线LD2连接的引线键合工序。
具体而言，如图48所示，在引线框架LF的悬吊部HL1设置弯折部BEU1，通过该弯折部BEU1，在芯片搭载部TAB1的角部确保空间。同样，在引线框架LF的悬吊部HL2设置弯折部BEU2，通过该弯折部BEU2，在芯片搭载部TAB2的角部确保空间。即，在引线框架LF的悬吊部HL1，在与芯片搭载部TAB1部分重叠的部分，形成用于确保空间的弯折部BEU1。同样，在引线框架LF的悬吊部HL2，在与芯片搭载部TAB2部分重叠的部分，形成用于确保空间的弯折部BEU2。并且，通过使工具抵接于由弯折部BEU1及弯折部BEU2分别确保的空间，由此用工具固定芯片搭载部TAB1及芯片搭载部TAB2。
接着，在用工具将芯片搭载部TAB1及芯片搭载部TAB2固定的状态下，通过线W将形成于半导体芯片CHP1的表面的信号电极焊盘与形成于引线框架LF的引线LD2(信号引线)连接。由此，不需使芯片搭载部TAB1及芯片搭载部TAB2动，就能可靠地实施引线键合工序。此时，在本实施方式2中，引线LD2配置在与连接夹具CLP的引线LD1A相反一侧，因此不需考虑夹具CLP1的干涉，能够实施引线键合工序。
其后，与所述实施方式1同样，经过封固工序、外包装镀敷工序、标记工序和单片化工序，可以制造图40所示的本实施方式2的半导体器件PAC4。此时，在本实施方式2的半导体器件中，也具有与所述实施方式1的半导体器件同样的特征点(第一特征点～第五特征点)，因此可以获得与所述实施方式1同样的效果。结果，在本实施方式2的半导体器件的制造方法中也能克服关联技术存在的改善余地。
＜变形例＞
接着，说明实施方式2的变形例。图49是表示本变形例的半导体器件PAC5的外观构成的图。具体而言，图49的(a)是表示本变形例的半导体器件PAC5的外观构成的俯视图，图49的(b)是侧视图。
本变形例的半导体器件PAC5的构成为与实施方式2的半导体器件PAC4大致同样的构成，因此主要说明不同点。
如图49的(a)及图49的(b)所示，本变形例的半导体器件PAC5中，夹具CLP1的延伸部EXU1的端部从第三侧面(边S3)露出，也从第四侧面(边S4)露出。同样，本变形例的半导体器件PAC5中，夹具CLP2的延伸部EXU2的端部从第三侧面(边S3)露出，也从第四侧面(边S4)露出。
图50是表示本变形例1的半导体器件PAC5的封固体MR的内部结构的图，图50的(a)与俯视图对应，图50的(b1)与图50的(a)的A1－A1线剖视图对应，图50的(b2)与图50的(a)的A2－A2线剖视图对应，图50的(c1)与图50的(a)的B1－B1线剖视图对应，图50的(c2)与图50的(a)的B2－B2线剖视图对应。
在图50的(a)中，夹具CLP1由主体部BDU1和一对延伸部EXU1构成，延伸部EXU1的端部从封固体MR露出。同样，夹具CLP2由主体部BDU2和一对延伸部EXU2构成，延伸部EXU2的端部从封固体MR露出。
图51是表示在本变形例的半导体器件的制造方法中实施了夹具搭载工序及引线键合工序之后的状态的图。需要说明的是，在图51中，用双点划线表示在其后的封固工序中形成的封固体的轮廓。如图51所示，在本变形例中，夹具CLP1的延伸部EXU1延伸到封固体的外部，该夹具CLP1的延伸部EXU1搭载到引线框架LF的外框FM上。同样，夹具CLP2的延伸部EXU2延伸到封固体的外部，该夹具CLP2的延伸部EXU2搭载到引线框架LF的外框FM上。即，在本变形例中，引线框架LF的外框FM作为悬吊部HL发挥作用。结果，在本变形例中，引线框架LF的悬吊部HL(外框FM)与夹具CLP1的延伸部EXU1的交叉部及引线框架LF的悬吊部HL(外框FM)与夹具CLP2的延伸部EXU2的交叉部存在于封固体的外部。也就是说，在本变形例中，在俯视下，夹具CLP1的延伸部EXU1从芯片搭载部TAB1局部伸出，且在俯视下，引线框架LF的悬吊部HL(外框FM)不与芯片搭载部TAB1重叠。同样，在本变形例中，在俯视下，夹具CLP2的延伸部EXU2从芯片搭载部TAB2局部伸出，且在俯视下，引线框架LF的悬吊部HL(外框FM)不与芯片搭载部TAB2重叠。如此，在本变形例1中，使用外框FM作为悬吊部HL，且在封固体的外部设置悬吊部HL和延伸部EXU1的交叉部和悬吊部HL和延伸部EXU2的交叉部，由此能够简化引线框架LF的结构及半导体器件的内部结构。而且，根据本变形例，能够在芯片搭载部TAB1的角部和芯片搭载部TAB2的角部确保空间。由此，在引线键合工序及封固工序，作为用于固定芯片搭载部TAB1及芯片搭载部TAB2的按压部，可以使用该空间。
以上，基于实施方式具体说明了由本发明人完成的发明，不言而喻，本发明不限于所述实施方式，在不脱离其要旨的范围内进行各种变更。
在所述实施方式中，说明了在引线框架设置一对悬吊部，并且在夹具设置一对延伸部的例子，但所述实施方式的技术构思不限于此，可以构成为在引线框架设置1个悬吊部、并且在夹具设置1个延伸部，用悬吊部来支承延伸部。

Claims (18)

1.一种半导体器件的制造方法，包括：
(a)准备芯片搭载部的工序；
(b)准备具有引线和悬吊部的引线框架的工序；
(c)准备具有主体部和延伸部的金属板的工序；
(d)在所述芯片搭载部的上表面上经由第一导电性粘接材料搭载半导体芯片的工序；
(e)在所述(d)工序后，在搭载着所述半导体芯片的所述芯片搭载部的上方配置所述引线框架的工序；
(f)在所述(e)工序后，以在俯视下所述半导体芯片的电极焊盘与所述引线的一部分重叠的方式，经由第二导电性粘接材料配置所述金属板的所述主体部，并且在所述引线框架的所述悬吊部上配置所述金属板的所述延伸部的工序，以及
(g)在所述(f)工序后，将所述半导体芯片封固而形成封固体的工序。
2.根据权利要求1所述的半导体器件的制造方法，其中，
在所述(f)工序中，所述金属板的所述延伸部由所述引线框架的所述悬吊部支承。
3.根据权利要求1所述的半导体器件的制造方法，其中，
在所述(f)工序中，所述金属板的所述延伸部固定于所述引线框架的所述悬吊部。
4.根据权利要求3所述的半导体器件的制造方法，其中，
在所述引线框架的所述悬吊部设有切缺部，
在所述金属板的所述延伸部设有突起部，
所述金属板的所述延伸部通过使所述突起部抵接于所述切缺部而被固定。
5.根据权利要求3所述的半导体器件的制造方法，其中，
在所述引线框架的所述悬吊部设有槽部，
在所述金属板的所述延伸部设有突起部，
所述金属板的所述延伸部通过将所述突起部***所述槽部内而被固定。
6.根据权利要求1所述的半导体器件的制造方法，其中，
在所述(f)工序，所述金属板的所述延伸部借助所述悬吊部与所述延伸部的交叉部而被支承于所述引线框架的所述悬吊部。
7.根据权利要求6所述的半导体器件的制造方法，其中，
在所述(g)工序，所述交叉部存在于所述封固体的内部。
8.根据权利要求7所述的半导体器件的制造方法，其中，
在俯视下，所述金属板的所述延伸部内包于所述芯片搭载部，
在俯视下，所述引线框架的所述悬吊部与所述芯片搭载部部分重叠。
9.根据权利要求8所述的半导体器件的制造方法，其中，
在所述引线框架的所述悬吊部，在与所述芯片搭载部部分重叠的部分，形成有用于确保空间的弯折部。
10.根据权利要求9所述的半导体器件的制造方法，其中，
所述(g)工序中，在将销抵接于在所述芯片搭载部所确保的所述空间中的状态下，形成所述封固体。
11.根据权利要求9所述的半导体器件的制造方法，其中，
所述引线框架还具有信号引线，
所述半导体芯片还具有信号电极焊盘，
在所述(f)工序之后、所述(g)工序之前，还具有如下工序：
(h)通过将工具抵接于在所述芯片搭载部所确保的所述空间，在利用所述工具将所述芯片搭载部固定的状态下，通过导线将所述信号电极焊盘和所述信号引线连接。
12.根据权利要求6所述的半导体器件的制造方法，其中，
在所述(g)工序中，所述交叉部存在于所述封固体的外部。
13.根据权利要求12所述的半导体器件的制造方法，其中，
在俯视下，所述金属板的所述延伸部从所述芯片搭载部部分伸出，
在俯视下，所述引线框架的所述悬吊部不与所述芯片搭载部重叠。
14.根据权利要求13所述的半导体器件的制造方法，其中，
所述引线框架的所述悬吊部是所述引线框架的外框。
15.根据权利要求1所述的半导体器件的制造方法，其中，
所述引线框架的所述悬吊部沿所述引线的延伸方向延伸，
所述金属板的所述延伸部沿与所述引线的所述延伸方向交叉的方向延伸。
16.一种半导体器件，包括：
半导体芯片，其具有形成有电极焊盘的表面；
芯片搭载部，其搭载有所述半导体芯片；
导电性部件，其经由导电性粘接材料而与所述半导体芯片的所述电极焊盘和引线分别电连接；
支承部，其支承所述导电性部件；和
封固体，其将所述半导体芯片封固，
所述导电性部件具有主体部和与所述主体部相连的延伸部，
在俯视下，配置成所述导电性部件的所述延伸部的一部分与所述支承部重叠，
所述支承部与所述延伸部重叠的区域内包于所述封固体。
17.根据权利要求16所述的半导体器件，其中，
所述引线的一部分从所述封固体的第一侧面突出，
所述支承部的端部从所述第一侧面露出。
18.根据权利要求16所述的半导体器件，其中，
所述引线的一部分从所述封固体的第一侧面突出，
所述支承部的端部从与所述第一侧面交叉的侧面露出。
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