CN105449003A - 一种半导体器件及其制造方法和电子装置 - Google Patents

一种半导体器件及其制造方法和电子装置 Download PDF

Info

Publication number
CN105449003A
CN105449003A CN201410432340.1A CN201410432340A CN105449003A CN 105449003 A CN105449003 A CN 105449003A CN 201410432340 A CN201410432340 A CN 201410432340A CN 105449003 A CN105449003 A CN 105449003A
Authority
CN
China
Prior art keywords
semiconductor device
thickness
oxidation layer
tunnel oxidation
semiconductor substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201410432340.1A
Other languages
English (en)
Inventor
刘金华
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Manufacturing International Shanghai Corp
Original Assignee
Semiconductor Manufacturing International Shanghai Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Manufacturing International Shanghai Corp filed Critical Semiconductor Manufacturing International Shanghai Corp
Priority to CN201410432340.1A priority Critical patent/CN105449003A/zh
Priority to US14/815,867 priority patent/US10121669B2/en
Publication of CN105449003A publication Critical patent/CN105449003A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42324—Gate electrodes for transistors with a floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
    • G11C16/3427—Circuits or methods to prevent or reduce disturbance of the state of a memory cell when neighbouring cells are read or written
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/107—Substrate region of field-effect devices
    • H01L29/1075—Substrate region of field-effect devices of field-effect transistors
    • H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
    • H01L29/1083—Substrate region of field-effect devices of field-effect transistors with insulated gate with an inactive supplementary region, e.g. for preventing punch-through, improving capacity effect or leakage current

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

本发明提供一种半导体器件及其制造方法和电子装置，涉及半导体技术领域。本发明的半导体器件包括半导体衬底、位于所述半导体衬底上的隧道氧化层、浮栅、栅间介电层和控制栅，其中所述隧道氧化层的位于有源区边缘区域的部分的厚度大于所述隧道氧化层的位于有源区中心区域的部分的厚度。本发明的半导体器件由于隧道氧化层的位于有源区边缘区域的部分的厚度大于隧道氧化层位于有源区中心区域的部分的厚度，因此可以在保证Flash的编程和擦除效率的情况下改善Flash的读应力和擦除干扰表现。本发明的半导体器件的制造方法用于制造上述的半导体器件，制得的半导体器件同样具有上述优点。本发明的电子装置采用了上述半导体器件，因而同样具有上述优点。

Description

一种半导体器件及其制造方法和电子装置
技术领域
本发明涉及半导体技术领域，具体而言涉及一种半导体器件及其制造方法和电子装置。
背景技术
在半导体技术领域中，闪存(Flash)器件由于其自身的优势而得到了广泛的应用。在闪存器件尤其是p-Flash中，在循环反复的操作下，一旦隧道氧化层(tunneloxide)出现损害，将导致存储的电荷的增强型流失，最终导致擦除或写干扰(erase/readdisturb)。
现有的一种包括闪存的半导体器件的典型结构如图1所示，包括半导体衬底100、位于半导体衬底100上的隧道氧化层101、浮栅102、栅间介电层103和控制栅104。其中，隧道氧化层101位于有源区(AA)边缘区域的部分1011的厚度通常比隧道氧化层101位于有源区中心区域的部分的厚度薄；而隧道氧化层101位于有源区边缘区域的部分1011是隧道氧化层101最脆弱的部分，很容易出现损害，从而导致存储的电荷的流失，最终造成擦除或写干扰(erase/readdisturb)。
为解决上述问题，现有技术往往通过增加隧道氧化层的厚度来使得隧道氧化层101位于有源区边缘区域的部分1011的厚度得到提高，例如，在采用55nm工艺节点的半导体器件制程中，往往将隧道氧化层101的厚度从标准的提高到甚至然而，这一方法在提高隧道氧化层101位于有源区边缘区域的部分1011的厚度的同时也会提高隧道氧化层101位于有源区中心区域的部分的厚度，而这将会降低器件的编程和擦除效率。
由此可见，现有的半导体器件存在难以在保证p-Flash的编程和擦除效率的情况下改善p-Flash的读应力和擦除干扰表现(readstress/erasedisturb)的技术问题。因此，为解决上述技术问题，有必要提出一种新的半导体器件及其制造方法。
发明内容
针对现有技术的不足，本发明提出一种半导体器件及其制造方法和电子装置，可以在保证Flash的编程和擦除效率的情况下改善Flash的读应力和擦除干扰表现。
本发明的一个实施例提供一种半导体器件，包括半导体衬底、位于所述半导体衬底上的隧道氧化层、浮栅、栅间介电层和控制栅，其中，所述隧道氧化层的位于有源区边缘区域的部分的厚度大于所述隧道氧化层的位于有源区中心区域的部分的厚度。
可选地，所述隧道氧化层的位于有源区中心区域的部分的厚度为
可选地，所述半导体器件还包括位于有源区两侧的嵌入所述半导体衬底内的浅沟槽隔离。
可选地，所述半导体器件还包括位于所述半导体衬底内且位于有源区边缘区域的下方的隧道氧化层厚度促进区。
可选地，所述隧道氧化层厚度促进区包括F离子。
本发明的另一个实施例提供一种半导体器件的制造方法，所述方法包括：
步骤S101：在半导体衬底上形成硬掩膜，利用所述硬掩膜对所述半导体衬底进行刻蚀以形成位于有源区两侧的用于容置浅沟槽隔离的沟槽；
步骤S102：进行离子注入以在所述半导体衬底内形成位于有源区边缘区域的下方的隧道氧化层厚度促进区；
步骤S103：在所述沟槽内形成浅沟槽隔离；
步骤S104：去除所述硬掩膜，在所述硬掩膜原来的位置形成隧道氧化层，其中所述隧道氧化层的位于有源区边缘区域的部分的厚度大于所述隧道氧化层的位于有源区中心区域的部分的厚度；
步骤S105：在所述隧道氧化层之上形成浮栅。
可选地，在所述步骤S102中，所述离子注入所采用的离子包括F离子。
可选地，所述步骤S103包括：
在所述沟槽内填充隔离材料；
通过CMP去除所述隔离材料位于所述硬掩膜之上的部分以形成浅沟槽隔离。
可选地，在所述步骤S105之后还包括如下步骤：
步骤S106：去除所述浅沟槽隔离高于所述半导体衬底的部分；
步骤S107：形成位于所述浮栅之上的栅间介电层以及位于所述栅间介电层之上的控制栅。
本发明的再一个实施例提供一种电子装置，包括半导体器件以及与所述半导体器件相连接的电子组件，所述半导体器件包括半导体衬底、位于所述半导体衬底上的隧道氧化层、浮栅、栅间介电层和控制栅，其中，所述隧道氧化层的位于有源区边缘区域的部分的厚度大于所述隧道氧化层的位于有源区中心区域的部分的厚度。
本发明的半导体器件，由于隧道氧化层的位于有源区边缘区域的部分的厚度大于隧道氧化层位于有源区中心区域的部分的厚度，因此可以在保证Flash的编程和擦除效率的情况下改善Flash的读应力和擦除干扰表现。本发明的半导体器件的制造方法用于制造上述的半导体器件，制得的半导体器件同样具有上述优点。本发明的电子装置采用了上述半导体器件，因而同样具有上述优点。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1为现有技术中的一种半导体器件的剖视图；
图2为本发明实施例一的一种半导体器件的剖视图；
图3A、图3B、图3C、图3D、图3E、图3F、图3G和图3H为本发明实施例二的半导体器件的制造方法的相关步骤形成的结构的剖视图；
图4为本发明实施例二的半导体器件的制造方法的一种流程图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本发明的范围。
为了彻底理解本发明，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本发明的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
实施例一
本发明实施例提供一种半导体器件，可以为闪存(Flash)器件，例如p-Flash，也可以为包括闪存器件的半导体器件。下面参照图2来介绍本发明实施例的半导体器件的典型结构。其中，图2为本发明实施例的半导体器件的一种剖视图。
如图2所示，本实施例的半导体器件包括半导体衬底200、位于半导体衬底200上的隧道氧化层201、浮栅202、栅间介电层203和控制栅204，其中，隧道氧化层201的位于有源区边缘区域的部分2011的厚度大于隧道氧化层201的位于有源区中心区域的部分2012的厚度。
其中，隧道氧化层201也称作栅极介电层。在本实施例中，隧道氧化层201位于有源区中心区域的部分2012的厚度仍采用相应工艺节点的标准厚度，例如，在采用55nm工艺节点的半导体器件制程中，隧道氧化层201位于有源区中心区域的部分2012的厚度仍设定为左右。
显然，采用上述结构的半导体器件，由于可以使得隧道氧化层201位于有源区中心区域的部分2012的厚度保持不变，因而可以保证器件的编程和擦除效率。同时，由于隧道氧化层201位于有源区边缘区域的部分2011的厚度得到提高，因此不易被损害，可以避免存储的电荷的流失，改善器件的读应力和擦除干扰表现(readstress/erasedisturb)。
在本实施例中，该半导体器件还包括位于有源区两侧的嵌入半导体衬底200内的浅沟槽隔离4001，如图2所示。此外，该半导体器件还可以包括位于半导体衬底300内且位于有源区边缘区域的下方的隧道氧化层厚度促进区5001，如图2所示。示例性地，隧道氧化层厚度促进区5001包括F离子。
其中，隧道氧化层厚度促进区5001可以在半导体器件的制造过程中促进隧道氧化层的形成，保证最终形成的隧道氧化层201位于有源区边缘区域的部分2011的厚度大于隧道氧化层201位于有源区中心区域的部分2012的厚度。
本实施例的半导体器件由于隧道氧化层201位于有源区边缘区域的部分2011的厚度大于隧道氧化层201位于有源区中心区域的部分2012，因此可以在保证Flash的编程和擦除效率的情况下改善Flash的读应力和擦除干扰表现。
实施例二
下面，参照图3A至图3H以及图4来描述本发明实施例提出的半导体器件的制造方法。其中，图3A至图3H为本发明实施例的一种半导体器件的制造方法的相关步骤形成的结构的剖视图；图4为本发明实施例的半导体器件的制造方法的一种流程图。
本发明实施例的半导体器件的制造方法，用于制造实施例一所述的半导体器件。该半导体器件的制造方法，可以包括如下步骤：
步骤A1：提供半导体衬底200，在半导体衬底200上形成硬掩膜300，利用硬掩膜300对半导体衬底200进行刻蚀以形成位于有源区两侧的用于容置浅沟槽隔离的沟槽400，如图3A所示。
示例性的，硬掩膜300包括第一硬掩膜层3001和位于其上的第二硬掩膜层3002，如图3A所示。其中，第一硬掩膜层3001的材料可以为氧化硅，第二硬掩膜层3002的材料可以为氮化硅。
在本实施例中，半导体衬底200可以为多晶硅衬底或其他合适的衬底，在此并不进行限定。
步骤A2：进行离子注入以在所述半导体衬底200内形成位于有源区边缘区域的下方的隧道氧化层厚度促进区5001，如图3B所示。
其中，离子注入所注入的离子可以为F离子或其他合适的材料。其中，F离子可以采用F2作为离子源。
其中，隧道氧化层厚度促进区5001可以促进隧道氧化层的形成，因此最终形成的隧道氧化层位于有源区边缘区域的部分的厚度将大于隧道氧化层位于有源区中心区域的部分。
步骤A3：在沟槽400内形成浅沟槽隔离4001，如图3C所示。
示例性地，在沟槽400内形成浅沟槽隔离4001的方法包括如下步骤：
在沟槽400内填充隔离材料；
通过CMP去除隔离材料位于硬掩膜300之上的部分，以形成浅沟槽隔离4001。
其中，隔离材料可以为氧化硅或其他合适的材料。
步骤A4：去除硬掩膜300，如图3D所示。
其中，去除硬掩膜300的方法，可以为刻蚀或其他合适的方法。
步骤A5：在硬掩膜300原来的位置形成隧道氧化层201，其中隧道氧化层201的位于有源区边缘区域的部分2011的厚度大于隧道氧化层201的位于有源区中心区域的部分2012的厚度，如图3E所示。
也就是说，隧道氧化层201位于隧道氧化层厚度促进区5001上方的部分的厚度大于其他部分的厚度。
在本实施例中，由于隧道氧化层厚度促进区5001可以促进隧道氧化层的形成，因此最终形成的隧道氧化层201位于有源区边缘区域的部分2011的厚度大于隧道氧化层201位于有源区中心区域的部分2012的厚度。
在一个对比实验中，在其他工艺条件完全相同的情况下，在不形成隧道氧化层厚度促进区5001时，隧道氧化层201位于有源区边缘区域的部分2011的厚度为在形成隧道氧化层厚度促进区5001时，隧道氧化层201位于有源区边缘区域的部分2011的厚度为通过该对比实验可以说明，隧道氧化层厚度促进区5001可以促进隧道氧化层的形成，从而使得隧道氧化层201位于有源区边缘区域的部分2011的厚度大于隧道氧化层201位于有源区中心区域的部分2012。
显然，采用本实施例的方法最终制得的半导体器件，可以使得隧道氧化层201位于有源区中心区域的部分2012的厚度保持不变，因而可以保证器件的编程和擦除效率。同时，由于隧道氧化层201位于有源区边缘区域的部分2011的厚度得到提高，因此不易被损害，可以避免存储的电荷的流失，改善器件的读应力和擦除干扰表现(readstress/erasedisturb)。
步骤A6：在所述隧道氧化层201之上形成浮栅202，如图3F所示。
其中，形成浮栅202的方法可以为：沉积浮栅材料并进行CMP。
浮栅202的材料可以为多晶硅或其他合适的材料。
步骤A7：去除浅沟槽隔离4001高于半导体衬底200的部分，如图3G所示。
其中，去除浅沟槽隔离4001高于半导体衬底200的部分所采用的方法可以为刻蚀或其他合适的方法。
步骤A8：形成位于浮栅202之上的栅间介电层203以及位于栅间介电层203之上的控制栅204，如图3H所示。
其中，栅间介电层203的材料可以为ONO，即包括氮化硅、氧化硅和氮化硅的叠层结构。控制栅204的材料可以为氧化硅或其他合适的材料。
至此，完成了本发明实施例的半导体器件的制造方法的关键步骤的介绍。在本发明实施例中，在步骤A7之后还可以包括其他步骤，在此并不进行限定。
本实施例的半导体器件的制造方法，通过形成位于有源区边缘区域的下方的隧道氧化层厚度促进区，可以使得隧道氧化层位于有源区边缘区域的部分的厚度大于隧道氧化层位于有源区中心区域的部分，因此可以在保证Flash的编程和擦除效率的情况下改善Flash的读应力和擦除干扰表现。
图4示出了本发明实施例的半导体器件的制造方法的一种流程图，用于简要示出上述方法的典型流程。具体包括：
步骤S101：在半导体衬底上形成硬掩膜，利用所述硬掩膜对所述半导体衬底进行刻蚀以形成位于有源区两侧的用于容置浅沟槽隔离的沟槽；
步骤S102：进行离子注入以在所述半导体衬底内形成位于有源区边缘区域的下方的隧道氧化层厚度促进区；
步骤S103：在所述沟槽内形成浅沟槽隔离；
步骤S104：去除所述硬掩膜，在所述硬掩膜原来的位置形成隧道氧化层，其中所述隧道氧化层的位于有源区边缘区域的部分的厚度大于所述隧道氧化层的位于有源区中心区域的部分的厚度；
步骤S105：在所述隧道氧化层之上形成浮栅。
实施例三
本发明实施例提供一种电子装置，包括半导体器件以及与所述半导体器件相连的电子组件。其中，该半导体器件为实施例一所述的半导体器件，或根据实施例二所述的半导体器件的制造方法制造的半导体器件。该电子组件，可以为晶体管等任何电子组件。
示例性地，所述半导体器件包括半导体衬底、位于所述半导体衬底上的隧道氧化层、浮栅、栅间介电层和控制栅，其中，所述隧道氧化层的位于有源区边缘区域的部分的厚度大于所述隧道氧化层的位于有源区中心区域的部分的厚度。
本实施例的电子装置，可以是手机、平板电脑、笔记本电脑、上网本、游戏机、电视机、VCD、DVD、导航仪、照相机、摄像机、录音笔、MP3、MP4、PSP等任何电子产品或设备，也可为任何包括上述半导体器件的中间产品。
本发明实施例的电子装置，由于使用了上述的半导体器件，因而同样具有上述优点。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (10)

1.一种半导体器件，其特征在于，包括半导体衬底、位于所述半导体衬底上的隧道氧化层、浮栅、栅间介电层和控制栅，其中，所述隧道氧化层的位于有源区边缘区域的部分的厚度大于所述隧道氧化层的位于有源区中心区域的部分的厚度。
2.如权利要求1所述的半导体器件，其特征在于，所述隧道氧化层的位于有源区中心区域的部分的厚度为
3.如权利要求1所述的半导体器件，其特征在于，所述半导体器件还包括位于有源区两侧的嵌入所述半导体衬底内的浅沟槽隔离。
4.如权利要求1所述的半导体器件，其特征在于，所述半导体器件还包括位于所述半导体衬底内且位于有源区边缘区域的下方的隧道氧化层厚度促进区。
5.如权利要求1所述的半导体器件，其特征在于，所述隧道氧化层厚度促进区包括F离子。
6.一种半导体器件的制造方法，其特征在于，所述方法包括：
步骤S101：在半导体衬底上形成硬掩膜，利用所述硬掩膜对所述半导体衬底进行刻蚀以形成位于有源区两侧的用于容置浅沟槽隔离的沟槽；
步骤S102：进行离子注入以在所述半导体衬底内形成位于有源区边缘区域的下方的隧道氧化层厚度促进区；
步骤S103：在所述沟槽内形成浅沟槽隔离；
步骤S104：去除所述硬掩膜，在所述硬掩膜原来的位置形成隧道氧化层，其中所述隧道氧化层的位于有源区边缘区域的部分的厚度大于所述隧道氧化层的位于有源区中心区域的部分的厚度；
步骤S105：在所述隧道氧化层之上形成浮栅。
7.如权利要求6所述的半导体器件的制造方法，其特征在于，在所述步骤S102中，所述离子注入所采用的离子包括F离子。
8.如权利要求6所述的半导体器件的制造方法，其特征在于，所述步骤S103包括：
在所述沟槽内填充隔离材料；
通过CMP去除所述隔离材料位于所述硬掩膜之上的部分以形成浅沟槽隔离。
9.如权利要求6所述的半导体器件的制造方法，其特征在于，在所述步骤S105之后还包括如下步骤：
步骤S106：去除所述浅沟槽隔离高于所述半导体衬底的部分；
步骤S107：形成位于所述浮栅之上的栅间介电层以及位于所述栅间介电层之上的控制栅。
10.一种电子装置，其特征在于，包括半导体器件以及与所述半导体器件相连接的电子组件，其中所述半导体器件包括半导体衬底、位于所述半导体衬底上的隧道氧化层、浮栅、栅间介电层和控制栅，其中，所述隧道氧化层的位于有源区边缘区域的部分的厚度大于所述隧道氧化层的位于有源区中心区域的部分的厚度。
CN201410432340.1A 2014-08-28 2014-08-28 一种半导体器件及其制造方法和电子装置 Pending CN105449003A (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN201410432340.1A CN105449003A (zh) 2014-08-28 2014-08-28 一种半导体器件及其制造方法和电子装置
US14/815,867 US10121669B2 (en) 2014-08-28 2015-07-31 Flash memory fabrication method

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201410432340.1A CN105449003A (zh) 2014-08-28 2014-08-28 一种半导体器件及其制造方法和电子装置

Publications (1)

Publication Number Publication Date
CN105449003A true CN105449003A (zh) 2016-03-30

Family

ID=55403408

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201410432340.1A Pending CN105449003A (zh) 2014-08-28 2014-08-28 一种半导体器件及其制造方法和电子装置

Country Status (2)

Country Link
US (1) US10121669B2 (zh)
CN (1) CN105449003A (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110603646A (zh) * 2017-05-26 2019-12-20 华为技术有限公司 隧穿场效应晶体管及其制备方法

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10269822B2 (en) * 2015-12-29 2019-04-23 Taiwan Semiconductor Manufacturing Co., Ltd. Method to fabricate uniform tunneling dielectric of embedded flash memory cell
CN116936476B (zh) * 2023-09-15 2023-12-26 合肥晶合集成电路股份有限公司 一种半导体结构及其制造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6281558B1 (en) * 1998-03-26 2001-08-28 Mitsubishi Denki Kabushiki Kaisha Semiconductor device and manufacturing method thereof
US20020004314A1 (en) * 1998-01-19 2002-01-10 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing the same
CN100470738C (zh) * 2003-05-27 2009-03-18 株式会社东芝 一种半导体器件的制造方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2585180B2 (ja) * 1992-09-02 1997-02-26 三菱電機株式会社 半導体記憶装置およびその製造方法
JPH11154711A (ja) * 1997-11-20 1999-06-08 Toshiba Corp 半導体装置の製造方法
JP2002134634A (ja) * 2000-10-25 2002-05-10 Nec Corp 半導体装置及びその製造方法
US7485528B2 (en) * 2006-07-14 2009-02-03 Micron Technology, Inc. Method of forming memory devices by performing halogen ion implantation and diffusion processes
JP5406479B2 (ja) * 2008-08-01 2014-02-05 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP5487034B2 (ja) * 2010-07-20 2014-05-07 株式会社東芝 半導体装置および半導体装置の製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020004314A1 (en) * 1998-01-19 2002-01-10 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing the same
US6281558B1 (en) * 1998-03-26 2001-08-28 Mitsubishi Denki Kabushiki Kaisha Semiconductor device and manufacturing method thereof
CN100470738C (zh) * 2003-05-27 2009-03-18 株式会社东芝 一种半导体器件的制造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110603646A (zh) * 2017-05-26 2019-12-20 华为技术有限公司 隧穿场效应晶体管及其制备方法

Also Published As

Publication number Publication date
US20160064396A1 (en) 2016-03-03
US10121669B2 (en) 2018-11-06

Similar Documents

Publication Publication Date Title
CN102104044A (zh) 分离栅快闪存储器及其制造方法
CN105206665A (zh) 一种半导体器件及其制造方法和电子装置
CN105448898A (zh) 一种半导体器件及其制造方法和电子装置
CN105448983A (zh) 一种半导体器件及其制造方法和电子装置
CN105575905B (zh) 一种半导体器件的制造方法和电子装置
CN105449003A (zh) 一种半导体器件及其制造方法和电子装置
CN105789036A (zh) 一种半导体器件的制造方法和电子装置
CN105336704B (zh) 一种半导体器件的制造方法和电子装置
CN105097954A (zh) 一种半导体器件的制造方法和电子装置
US7829412B2 (en) Method of manufacturing flash memory device
CN101840890A (zh) 制作闪存器件的方法
CN105575968A (zh) 一种嵌入式闪存及其制备方法、电子装置
CN105261594B (zh) 自对准分离栅闪存的形成方法
JP2008010868A (ja) 垂直チャンネルを有する不揮発性メモリ装置およびその製造方法
TW201015722A (en) EEPROM and method for manufacturing EEPROM
CN105448683A (zh) 一种半导体器件的制造方法和电子装置
CN105575904A (zh) 一种半导体器件的制造方法和电子装置
CN116113239A (zh) 半导体结构及其形成方法
CN104810370B (zh) 一种半导体器件及其制造方法和电子装置
CN102945834B (zh) 提高分离栅闪存擦除和耐久性性能的方法
CN112530963B (zh) 闪存器件及其制作方法
CN103515391A (zh) 非易失性存储器单元及其制造方法
CN106847686B (zh) 边缘圆化的场效应晶体管及制造方法
US9378960B2 (en) Method and structure for improved floating gate oxide integrity in floating gate semiconductor devices
US6930349B2 (en) Flash memory

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication
RJ01 Rejection of invention patent application after publication

Application publication date: 20160330