CN105448732B - 改善uis性能的沟槽式功率半导体器件及其制备方法 - Google Patents
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Abstract
本发明涉及一种用于功率转换的MOSFET半导体器件，旨在提供具有较好非钳位感性开关切换能力的沟槽式功率半导体器件，优化沟槽式功率半导体器件的高雪崩击穿能力并提供制备该器件的方法。具有向下延伸至有源区台面结构内的第一接触孔，和具有向下延伸至过渡区台面结构内的第二接触孔，其中第一接触孔的深度值、宽度值分别对应比第二接触孔的深度值、宽度值要大。
Description
技术领域
本发明涉及一种用于功率转换的MOSFET半导体器件，更确切的说，本发明旨在提供具有较好非钳位感性开关切换能力的沟槽式功率半导体器件，优化沟槽式功率半导体器件的雪崩击穿能力并提供制备该器件的方法。
背景技术
在功率半导体器件中，基于晶体管单元密度和其他各种优势的考虑，栅极可以形成在自半导体硅衬底的表面向下延伸的沟槽之中，典型的范例就是沟槽式金属氧化物半导体场效应晶体管(MOSFET)，其他的例如还包括沟槽式的绝缘栅极双极晶体管等，它们有一个公共的特征，就是都包括各类具有各种功能的沟槽，但出于器件自身结构的特性，某些时候，很多沟槽底部处的电场强度显示出为器件的最高电场水平，在电压升高到器件进入雪崩的点上，在沟槽的角部雪崩击穿过程中将出现碰撞电离，会发生击穿产生雪崩电流。雪崩击穿一般容易导致热载流子效应，当接近栅极氧化层处发生击穿时，一个不良后果是热载流子可以被捕获注入至栅极氧化层，这可以损伤或断裂栅极氧化层，诱发功率器件长期的可靠性问题。此外，这样的沟槽常常成为器件达到高击穿电压的限制因素。
另一个问题是，如果在低电流水平雪崩击穿期间，终端区发生击穿不会过大的妨碍器件的性能，此时器件无需担忧安全工作问题。但是一旦在一些特殊的工作期间，例如非钳位感性开关(UIS)切换期间，由于电路***中电感的电流不会突变，导致器件往往要承受一些比较大的电压强度，相当于器件处于高电流水平雪崩击穿事件期间，面积有限的终端区很可能将无法安全有效地处理功率损耗，因为一个功率器件不可能消减器件有效晶体管单元的面积而无限地给终端区分配过大的面积，而后果就是，终端区的击穿会作为一个负面效应来影响了器件的安全工作区域(SOA)，这都是我们所不期望发生的。
正是鉴于现有技术所面临的该等各种棘手难题，本发明认为很有必要将器件限定在安全工作区域(SOA)和设定在最优的非钳位感性开关(UIS)条件下，重新调整分布于器件的电场强度，使功率转换器件具备较佳的SOA和良好的UIS能力，所以本发明就是在这一前提下提出了后续内容中的各项实施方案。
发明内容
在一个实施例中，本发明提出了一种沟槽式功率半导体器件的制备方法，包括以下步骤：提供一个半导体衬底，包含底部衬底及位于底部衬底上方的外延层；刻蚀外延层，形成一个环形隔离沟槽和位于隔离沟槽内侧的有源沟槽，在隔离沟槽附近的一个有源沟槽与隔离沟槽之间具有一个有源至终端过渡区，介于有源区和终端区之间；填充导电材料至隔离沟槽内，并在有源沟槽内制备栅极；沉积一个绝缘钝化层覆盖在半导体衬底上方；刻蚀绝缘钝化层及过渡区、有源区各自的台面结构，形成贯穿绝缘钝化层、向下延伸至有源区台面结构内的第一接触孔，和形成贯穿绝缘钝化层、向下延伸至过渡区台面结构内的第二接触孔；第一接触孔的深度值、宽度值分别对应比第二接触孔的深度值、宽度值要大。
上述方法，半导体衬底具第一导电类型，在沉积绝缘钝化层之前，先在外延层的顶部植入掺杂物形成一个第二导电类型的本体层；以及随后至少在有源区的本体层的顶部植入掺杂物形成一个第一导电类型的顶部掺杂层。
上述方法，在形成接触孔的步骤中：将一掩膜覆盖在绝缘钝化层上方，并至少形成掩膜中的第一、第二开口；用第一开口来刻蚀制备第一接触孔的同时，还用第二开口来刻蚀制备第二接触孔，第一开口比第二开口的尺寸要大。
上述方法，在形成接触孔的步骤中：将一第一掩膜覆盖在绝缘钝化层之上并在第一掩膜中至少形成第一开口，以第一开口刻蚀制备第一接触孔；剥离第一掩膜后，将一第二掩膜覆盖在绝缘钝化层之上并在第二掩膜中至少形成第二开口，以第二开口刻蚀制备第二接触孔；第一开口比第二开口具有更大的开口尺寸。
上述方法，通过第一、第二接触孔，向过渡区、有源区各自的本体层中注入与本体层掺杂类型相同，但掺杂浓度更大的掺杂物以形成本体接触区；由于第二接触孔相对第一接触孔而较小的深度值、宽度值，使形成于第二接触孔底部周围的本体接触区比形成于第一接触孔底部周围的本体接触区深度更浅、扩散范围更小。
在一个实施例中，本发明提出了一种沟槽式功率半导体器件，包括：一个半导体衬底，包含底部衬底及位于底部衬底上方的外延层；设置在外延层中的一个环形隔离沟槽和位于隔离沟槽内侧的有源沟槽，在隔离沟槽附近的一个有源沟槽与隔离沟槽之间具有一个有源至终端过渡区，介于有源区和终端区之间；内衬于隔离沟槽、有源沟槽底部和侧壁的绝缘层，以及设置在隔离沟槽内的导电材料，和设置在有源沟槽内的栅极；覆盖在半导体衬底上方的一个绝缘钝化层；贯穿绝缘钝化层、向下延伸至有源区台面结构内的第一接触孔，贯穿绝缘钝化层、向下延伸至过渡区台面结构内的第二接触孔；第一接触孔的深度值、宽度值分别对应比第二接触孔的深度值、宽度值要大。
上述沟槽式功率半导体器件，设于第一、第二接触孔内的金属栓塞，和设于绝缘钝化层中对准隔离沟槽中导电材料的接触孔内的金属栓塞，都与绝缘钝化层上方交叠在有源区、过渡区及隔离沟槽之上的顶部金属电极电性接触。
上述沟槽式功率半导体器件，半导体衬底具第一导电类型，在外延层的顶部形成有一第二导电类型的本体层，和至少在有源区的本体层的顶部形成有一第一导电类型的顶部掺杂层；其中第一、第二接触孔终止在本体层内。
上述沟槽式功率半导体器件，在第一、第二接触孔的底部周围植入有第二导电类型的本体接触区；其中，第二接触孔底部周围的本体接触区的深度、扩散范围，分别对应比第一接触孔底部周围的本体接触区的深度、扩散范围要小。器件在未箝位电感性开关UIS转换期间，当发生雪崩击穿时，有源区本体层和外延层之间PN结发生雪崩击穿时还未触发隔离沟槽底部拐角处的雪崩击穿。
上述沟槽式功率半导体器件，设置在有源沟槽内的栅极包括位于有源沟槽内下部的屏蔽栅极和位于有源沟槽内上部的控制栅极，并在屏蔽栅极和控制栅极之间设置有绝缘层将它们绝缘隔离；屏蔽栅极与隔离沟槽内的导电材料具有相同的电势。
在另一个可选实施例中，本发明揭示了一种沟槽式功率半导体器件，包括：一个半导体衬底，半导体衬底包含底部衬底及位于底部衬底上方的外延层；具有多个第一沟槽，并设置在相邻第一沟槽之间的第一台面以及设置在第一沟槽和第二沟槽之间的第二台面，其中第一、第二和第三沟槽从外延层的上表面延伸到外延层之中；设置在第一台面从外延层的上表面延伸到外延层之中第一深度的源极区，该源极区具有与外延层完全相同的导电类型且延伸第一台面的整个宽度；设置在第一台面从源极区的底部向下延伸到外延层之中第二深度的第一本体区，第一本体区具有与外延层相反的导电类型且延伸第一台面的整个宽度；设置在第二台面从外延层的上表面延伸到外延层之中第三深度的第二本体区，第二本体区具有与外延层相反的导电类型且延伸第二台面的整个宽度；从外延层的上表面延伸穿过源极区到达第一本体区的第一接触孔，第一接触孔被导电材料填充；从外延层的上表面延伸到第二本体区的第二接触孔，第二接触孔被导电材料填充；其中第一接触孔的深度值、宽度值分别对应比第二接触孔的深度值、宽度值要大。
上述沟槽式功率半导体器件，所述的第一沟槽为有源沟槽，其内部填充有导电材料，第一沟槽内的所述导电材料与外延层绝缘并形成沟槽栅极。
上述沟槽式功率半导体器件，所述的第二沟槽填充导电材料，第二沟槽内的所述导电材料与外延层绝缘，并且第二沟槽形成隔离沟槽。
上述沟槽式功率半导体器件，所述的第三深度和第二深度具有相同的深度。
上述沟槽式功率半导体器件，还包括设置在第一接触孔底部的本体导电型掺杂区或本体接触区，其掺杂浓度比所述的第一本体区的掺杂浓度还要高。
上述沟槽式功率半导体器件，还包括设置在第二接触孔底部的本体导电型掺杂区或本体接触区，其掺杂浓度比所述的第二本体区的掺杂浓度还要高。
上述沟槽式功率半导体器件，所述的第三沟槽围绕第一和第二沟槽。
上述沟槽式功率半导体器件，填充第一接触孔的导电材料与填充第二接触孔的导电材料电性连接。
上述沟槽式功率半导体器件，为端接沟槽的所述的第三沟槽内填充有导电材料，第三沟槽内所述导电材料与外延层绝缘。
上述沟槽式功率半导体器件，还包括设置在第三沟槽外侧的外延层顶部的本体区中的第三接触孔，其中第三接触孔内填充的导电材料与填充第三沟槽的导电材料电连接。
附图说明
参考所附附图，以更加充分的描述本发明的实施例。然而，所附附图仅用于说明和阐述，并不构成对本发明范围的限制。
图1是本发明的器件包含了端接沟槽、隔离沟槽和有源沟槽的局部俯视图。
图2A～2J是制备沟槽式MOSFET器件的方法流程示意图。
图3A～3B是基于图2A～2J的步骤但利用两个掩膜制备不同深度和宽度的接触孔；
图4A显示了终端区到有源区界面处的接触孔与有源区的接触孔在相同宽度和深度的条件下，该界面处一个隔离沟槽角部附近的大体电场强度；
图4B显示了图4A的结构中终端区到有源区界面处的隔离沟槽角部处发生雪崩击穿时的雪崩电流流向的大致示意图；
图5A显示了终端区到有源区界面处的接触孔与有源区的接触孔在不同宽度和深度的条件下，该界面处一个隔离沟槽角部附近的大体电场强度；
图5B显示了图5A的结构中终端区到有源区界面处的隔离沟槽角部处发生雪崩击穿时的雪崩电流流向的大致示意图。
具体实施方式
在图2A中，在沟槽式MOSFET器件中，一个半导体衬底包括一个重掺杂的底部衬底100，和包括一个相对底部衬底100而掺杂浓度要低很多的外延层110，它们的导电掺杂类型相同，后续内容以N+的底部衬底100和N-的外延层110作为示范进行阐释。以图中未示意出的一个带有开口图案的掩膜对外延层110实施刻蚀，分别形成了从外延层 110的上表面向下延伸的端接沟槽101、隔离沟槽102和多个有源沟槽103，它们的底部终止在外延层110中。为了更详尽的了解各个沟槽之间的布局方式，在图1的俯视图中，展示了一个单独晶片的半导体衬底的局部图，晶片具有虚线表示的边缘125，而在半导体衬底的一个环形的隔离沟槽102的内侧形成有半导体衬底中的多个有源沟槽103，在隔离沟槽102外侧则是半导体衬底的终端区200，终端区200环绕着隔离沟槽102，并且在终端区200中形成有一个环形的端接沟槽101靠近边缘125。
在图2B中，先在端接沟槽101侧壁及底部形成一个绝缘层101b，和在隔离沟槽102侧壁及底部形成一个绝缘层102b，以及在每个有源沟槽103的侧壁及底部形成一个绝缘层103b，这些绝缘层101b、102b、103b可以同步形成，例如通过热氧工艺生长的二氧化硅层。在图2B～2C的步骤中，需要再在各个沟槽内部填充导电材料，例如填充掺杂的多晶硅材料到端接沟槽101、隔离沟槽102和有源沟槽103之中。但需要将每个有源沟槽103上部的导电材料执行回刻以便移除掉，而仅仅保留每个有源沟槽103下部的导电材料构成一个屏蔽电极(SGT)103a，此后再利用LPCVD或PECVD法制备如SiO2的绝缘材料，填充在有源沟槽103上部由于去除导电材料而形成的间隙空间中，来覆盖在屏蔽电极103a之上。并随即回刻间隙空间中的绝缘材料和有源沟槽103上部侧壁原有的绝缘层103b，将它们移除掉，仅仅保留位于屏蔽电极103a上方的一层绝缘层103c。其后再在有源沟槽103上部的侧壁上生成致密的绝缘层103d如SiO2作为栅极氧化层，并在每个有源沟槽103上部的间隙空间中再重新填充导电材料，制备一个控制栅极103e。在有源沟槽103内，作为栅极氧化层的绝缘层103d比有源沟槽103下部的侧壁上保留的绝缘层103b要薄，控制栅极103e交叠在屏蔽电极103a之上，但依靠它们之间的绝缘层103c而彼此相互电绝缘。控制栅极103e作为MOSFET晶体管单元的有效栅极电极，但每个屏蔽电极103a则都耦合到MOSFET的源极电极而与源极等势，这样可以适当降低栅极漏极间的寄生电容Cgd。
在图2C中，场效应晶体管单元都形成在有源区300，有源沟槽103作为MOSFET 晶体管单元或晶胞的栅极沟槽，在半导体衬底的有源区300制备有多个这样的有源沟槽 103。在隔离沟槽102附近的一个有源沟槽103-1与隔离沟槽103之间具有一个有源至终端过渡区或界面区(Active to termination interface area)250，半导体衬底的该过渡区250介于有源区300和终端区200之间，在很多时候其实也可以认为过渡区250是起到了终端结构的作用。为了进行区分，在所有的有源沟槽103中，定义有源沟槽103-1 为所有那些并排设置的有源沟槽103中最靠外的沟槽，同时也最靠近隔离沟槽102的平行于有源沟槽103的那一部分，最外侧的这个有源沟槽103-1与隔离沟槽102之间的区域被定义为过渡区250。依图1和图2C可以获悉，在隔离沟槽102的内侧，除了有源区 300之外，还有过渡区250。
图2A～2C仅仅是示范性的给出了制备相应沟槽内的填充材料或控制栅极、屏蔽栅极的方法，但实际上要制备图2C的结构，方法并不唯一，还有很多实施方式可以实现，考虑这些步骤并非是本发明最重要的内容，所以只是很粗略的介绍。
隔离沟槽102和邻近它的有源沟槽103-1限定了它们之间半导体衬底的一个台面结构(Mesa)250a，而任意相邻的有源沟槽103则限定了相邻两个有源沟槽103之间半导体衬底的一个台面结构300a。
在图2D中，制备了本体层120和顶部掺杂层130，其中顶部掺杂层130在有源区 300体现为晶体管单元的源极区。例如，以全面植入的方式(blanket implant)，利用P 型的掺杂离子植入到整个外延层110的顶部，制备一个位于外延层110顶部的P-型本体层120，围绕在这些沟槽较上部的侧壁周围。其后，然后再利用N+型的掺杂离子植入到有源区300的本体层120的顶部，在有源区300的本体层120的顶部制备一个N+型的顶部掺杂层130，围绕在有源沟槽103较上部的侧壁周围，在图示的实施例中，仅在台面结构300a内植入有掺杂层130，而未在有源沟槽103-1外侧的台面结构250a内植入掺杂层130。注意本体层120的植入深度，要保障其与外延层110在有源沟槽103附近的交界面略高于控制栅极103e的底面位置，以便在本体层120中能沿着有源沟槽103 的侧壁形成垂直的反型层来建立沟道。虽然没有特别的解释，但应了解到离子注入还往往伴随着退火扩散的步骤。虽然在图2D的实施例中，仅仅在有源区300的本体层120中形成了顶部掺杂层130，没有在过渡区250和终端区200的本体层130顶部形成掺杂层 130，但在其他的一些可选实施例中，还可以整体性的全面注入方式，同时在过渡区250 和终端区200的本体层130顶部一并形成顶部掺杂层130，此时无需在离子注入的步骤中采用额外的屏蔽掩膜。
在图2E中，在半导体衬底上方沉积一个绝缘钝化层140，覆盖住外延层110的上表面，同时还覆盖在端接沟槽、隔离沟槽和各有源沟槽之上。制备绝缘钝化层140典型的例如沉积低温氧化物LTO和/或含有硼酸的硅玻璃BPSG。在图2F中，以掩膜400覆盖在绝缘钝化层140上，如涂覆光致抗蚀剂层，经过已知光刻技术的曝光显影之后，在掩膜400中制备多个开口(400a～400e)。在这些开口中，开口400a对准终端区200的端接沟槽101外侧的局部本体层120，开口400b对准端接沟槽101内填充的导电材料101a，而开口400c对准隔离沟槽102内填充的导电材料102a，开口400d对准台面结构250a，开口400e对准台面结构300a。此外，掩膜400中一些其他功能的开口并未示意出，例如用于对准栅极拾取沟槽(gate pickup)内填充的栅极材料的开口未示意出。
本发明一个方面就在于，使开口400e的尺寸比开口400d的尺寸更大一些，为了方便区分，有时候可以称开口400e为第一开口，开口400d称为第二开口。
在图2G中，以掩膜400作为刻蚀掩膜，以各向异性干法刻蚀来制备接触孔，依次向下刻蚀绝缘钝化层140、半导体衬底，刻蚀终止在本体层120内。利用开口400d，刻蚀形成了对准过渡区的台面结构250a的接触孔504，利用开口400e，刻蚀形成了对准有源区台面结构300a的接触孔505。为了区分的方便，可以称作或定义接触孔505为第一接触孔，定义接触孔504为第二接触孔，定义接触孔501为第三接触孔。
制备的接触孔504贯穿绝缘钝化层140和延伸至台面结构250a内，并终止在过渡区台面结构250a的本体层120内。制备的接触孔505贯穿绝缘钝化层140和延伸至台面结构300a内，并贯穿有源区的顶部掺杂层130和终止在有源区台面结构300a的本体层120内。由于开口400e比开口400d的开口尺寸要大的缘故，导致开口400e下方暴露出的材质的刻蚀速率，比开口400d下方材质的刻蚀速率要快很多，而且更快的刻蚀速率可以进一步形成更深的接触孔。所以在接触孔的刻蚀步骤中，产生了两方面的影响，其一是有源区接触孔505的深度值比过渡区接触孔504的深度值要大，其二是接触孔505 的宽度值或横向截面尺寸比接触孔504的宽度值或横向截面尺寸要大。从图2G中可以得知，接触孔505延伸到半导体衬底内的部分505a比接触孔504延伸到半导体衬底内的部分504a要深得多。
在图2G中的刻蚀步骤中，还同步刻蚀形成了接触孔501、502、503等。其中利用开口400a刻蚀形成接触孔501，利用开口400b刻蚀形成接触孔502和利用开口400c 刻蚀形成接触孔503。由于开口400a位于端接沟槽101外侧局部本体层120上方，形成的接触孔501贯穿绝缘钝化层140，并延伸进终端区200中位于端接沟槽101外侧的本体层120内，如果端接沟槽101外侧的本体层120顶部还植入了顶部掺杂层130，则接触孔501还贯穿该处的顶部掺杂层130。此外，接触孔502贯穿绝缘钝化层140并暴露出端接沟槽101内填充的导电材料101a，接触孔503贯穿绝缘钝化层140并暴露出隔离沟槽102内填充的导电材料102a。
在图2H中，为了形成有源区和过渡区的接触孔底部的本体接触区，执行一个离子注入的步骤，此步骤中离子注入或P型掺杂物以自对准的方式实现。植入的离子与本体层120的导电类型相同，但比本体层120的掺杂浓度要大，为P+型。通过接触孔504，植入在过渡区250的本体层120中的离子，形成了台面结构250a中的本体接触区601，其位于接触孔504底部周围。通过接触孔505，植入在有源区300的本体层120中的离子，形成了台面结构300a中位于接触孔505底部周围的本体接触区602。离子注入还往往伴随着退火扩散的步骤。由于接触孔505的宽度尺寸比接触孔504的宽度尺寸大，所以从接触孔505注入的离子总量也比从接触孔504注入的离子总量要多很多，由此则造成本体接触区602的扩散范围比本体接触区601的扩散范围要大，换言之，最终本体接触区 602的体积比本体接触区601体积大。另外，由于接触孔504延伸到衬底内的部分本身就比较浅，显然，接触孔504底部的本体接触区601自然也就比接触孔505底部的本体接触区602在半导体衬底中的深度要浅得多。
在图2I中，在一些实施例中，往往先在各个接触孔501～505的底部及侧壁和在绝缘钝化层140的上表面上沉积势垒金属层，然后再沉积未示意出的金属材料(如钨)覆盖在势垒金属层上，金属材料的一部分还同步填充在各个接触孔501至505内，之后回刻金属材料将绝缘钝化层140上方的部分金属材料移除，但保留各个接触孔501至505内的势垒金属层和填充的金属材料，便可以形成金属栓塞555或金属接头。
在图2J中，制备一个图中未示意出的金属层，沉积在整个绝缘钝化层140的上方，如果绝缘钝化层140上表面预先沉积有势垒金属层，则金属层实质是覆盖在势垒金属层之上。之后对它们实施图案化，分割该金属层和其下方的势垒金属层，形成金属场板611 和顶部金属电极612，它们之间是断开和电性隔离的。此外，还在底部衬底100的底面上额外覆盖有另一个金属层作为底部金属电极613，它与重掺杂的底部衬底100之间形成欧姆接触。绝缘钝化层140之上的场板611被设置在终端区200，至少要交叠在端接沟槽101和交叠在接触孔501上方，以便同时与接触孔501内的金属栓塞555和与接触孔502内的金属栓塞555电性接触，使得终端区200中位于端接沟槽101外侧的本体层 120与端接沟槽101内填充的导电材料101a电性连接，处于相同的电势。如果端接沟槽 101外侧的本体层120的顶部被植入有顶部掺杂层130，该处的顶部掺杂层130也与接触孔501内的金属栓塞555短接，从而与端接沟槽101内的导电材料101a等势。端接沟槽101作为通道截止(channel stop)结构。
此外，绝缘钝化层140之上的顶部金属电极612则至少被设置在过渡区250和有源区300，并至少交叠在隔离沟槽102和交叠在台面结构250a、300a之上。在这种情况下，接触孔503内的金属栓塞555将隔离沟槽102内填充的导电材料102a电性连接到顶部金属电极612上，接触孔504内的金属栓塞555将过渡区250的本体层120电性连接到顶部金属电极602上。而接触孔505内的金属栓塞555则将有源区300中作为源极区的顶部掺杂层130和本体层130短接，还进一步将源极区和本体层130电性连接到顶部金属电极612上。值得注意的是，在可选非必须的实施例中，在未示意出的维度上，条状的有源沟槽103可以与隔离沟槽102的垂直于有源沟槽103的一部分连通，以便每个有源沟槽103内下部的屏蔽电极103a都与隔离沟槽102内填充的导电材料102a互连，所以同样也会电性连接到顶部金属电极612。但控制栅极103e与隔离沟槽102内填充的导电材料102a相互绝缘并不互连。在未示意出的维度上，所有有源沟槽103内上部的控制栅极103e都相互连接，并被连接在栅极拾取沟槽内填充的栅极材料上，并且有一些接触孔对准栅极拾取沟槽内填充的栅极材料，它们内部可以设置金属栓塞，将控制栅极103e 导出到绝缘钝化层140上方的栅极金属上。
由于顶部金属电极612作为MOSFET器件的源极，底部金属电极613作为MOSFET 器件的漏极，所以隔离沟槽102内侧的包括了过渡区和有源区的本体层120、有源区300 的顶部掺杂层130都与源极等势(如果过渡区250有顶部掺杂层130则其也与源极等势)，屏蔽电极103a及隔离沟槽102内填充的导电材料102a也与源极等势。
在图3A～3B的实施例中，用来刻蚀制备接触孔505的开口400e(第一开口)与用来刻蚀制备接触孔504的开口400d(第二开口)并非形成在同一个掩膜上。譬如可以在钝化绝缘层140 上涂覆第一掩膜401，先行形成第一掩膜401中的开口400e，并同步还形成了其他开口400a、400b、400c，但并不形成开口400d。先以开口400a、400b、 400c、400e依次刻蚀下方的绝缘钝化层140、半导体衬底，分别相对应地形成接触孔501、 502、503、505，然后剥离掉第一掩膜401 。其后再在绝缘钝化层140上涂覆另一个第二掩膜402，并在第二掩膜402中形成开口400d，以开口400d依次刻蚀下方的绝缘钝化层140、半导体衬底，形成接触孔504。接触孔501～505的特征与前述实施例完全相同，仅有的差异只不过是刻蚀制备时机有所改变。
此外，在另一个未示意出的实施例中，可以先在第一掩膜401中形成开口400a、400b、 400c、400d，来制备接触孔501、502、503、504，然后剥离第一掩膜401 。其后再在第二掩膜402中形成开口400e，来制备接触孔505。
不限于此，还可以选择不在第一掩膜401中形成开口400a、400b、400c，而在第二掩膜402中形成开口400a、400b、400c。也即先在第一掩膜401中形成开口400e，制备接触孔505之后，剥离第一掩膜401。其后再在第二掩膜402中形成开口400a、400b、 400c、400d，来制备接触孔501、502、503、504。或者，先在第一掩膜401中形成开口400d，制备接触孔504之后，剥离第一掩膜401。其后再在第二掩膜402中形成开口 400a、400b、400c、400e，来制备接触孔501、502、503、505。
总之，只要保障开口400e比开口400d具有更大的开口尺寸，籍此制备比接触孔504更深和更宽的接触孔505，任何方式都适用于本发明。
在图4A中，依现有技术，假定延伸至台面结构250a内的接触孔504'在半导体衬底中的部分具有深度D'1，并假定延伸至台面结构300a内的接触孔505在半导体衬底中的部分具有深度D2，D'1＝D2。在器件的UIS负载应用中，底部金属电极613的电势比顶部金属电极612高得多，尤其是器件处于未箝位电感性开关UIS(Unclamped Inductive Switching)切换事件期间。为了详细地了解器件内的电场分布，隔离沟槽102和有源沟槽103底部拐角处的等电场强度的大体示意图被描绘在图4A中，不仅隔离沟槽102底部拐角处的电场强度远远比有源区300的本体层120与外延层110之间的PN结处的场强大得多，而且隔离沟槽102底部拐角处的电场强度比有源沟槽103底部拐角处的电场强度也要大，使得隔离沟槽102的底部拐角处将是一个主要的雪崩击穿弱点，这是一个不好的现象。过渡区250的击穿电压低于有源区300的击穿电压，高压雪崩击穿将会发生在图4A的隔离沟槽102底部拐角处的高电场强度位置，雪崩电流将涌入过渡区250，如图4B所示的在隔离沟槽102底部拐角处附近诱发的雪崩电流700的流向，从而削弱器件的雪崩耐量性能。在UIS事件中，过渡区250有限的面积很难处理功率损耗，这严重的影响了器件的安全工作区域SOA。
在图5A中，依照本发明，延伸至台面结构250a内的接触孔504在半导体衬底中的部分504a具有深度D1，延伸至台面结构300a内的接触孔505在半导体衬底中的部分具有深度D2，此时D1＜D2。在器件的UIS负载应用中，隔离沟槽102和有源沟槽103 各自底部拐角处的等电场强度和有源区300的本体层120与外延层110间的PN结处的场强，大体被描绘在图5A中。在本体层120中，接触孔504底部周围的本体接触区601 相对接触孔505底部周围的本体接触区602而显得体积较小、深度较浅。图5A相对图 4A的情形而言，隔离沟槽102和有源沟槽103各自底部拐角处的电场强度，以及有源区300中本体层120与外延层110之间的PN结处的场强发生改变。体现在，隔离沟槽102、有源沟槽103底部拐角处的被弱化的电场强度诱发雪崩的机率几乎可以完全忽略，取而代之的是，有源区300中本体层120与外延层110界面处的PN结在台面结构300a的中心位置产生最高的垂直电场，这个中心位置大体上也是相邻两个有源沟槽103之间的中心位置，而该处的电场强度比隔离沟槽102、有源沟槽103底部拐角处的电场强度要大得多。所以在图5A中，器件处于未箝位电感性开关UIS切换事件期间，有源区的本体层120与外延层110之间的界面(PN结)位于相邻有源沟槽103之间的中心位置处变成了主要的击穿弱点，隔离沟槽102的底部拐角处将不再是雪崩击穿弱点，从而致使有源区300中本体-外延层PN结先行触发雪崩击穿，所以图5B与图4A相反的是，高压雪崩击穿不再是发生在隔离沟槽102底部拐角处。图5B展示了高压雪崩击穿后，在有源区本体-外延层间PN结处诱发的雪崩电流700'的流向趋势。可以获悉，原本在面积有限的过渡区250的雪崩电流都被转移到面积较大的有源区300。这避免了从击穿区域产生的热载流子被绝缘层102b捕获，防止对隔离沟槽102底部的绝缘层102b产生损伤，更重要的是，由于雪崩电流的转移，提高了沟槽式MOSFET器件的坚固性。因此，十分有必要设计适宜的过渡区和有源区的接触孔深度，及改变本体接触区的深度位置，适当的改变电场分布，使功率MOSFET的击穿电压达到最大，来改善沟槽MOSFET的UIS性能，本发明的发明精神恰好能满足这些要求。
在图5A～5B的实施例中，可以获悉，过渡区(具有接触孔504)的本体层120与外延层110之间的交界面依然是水平的，然而有源区(具有接触孔505)的本体层120与外延层110之间的交界面却略向下凹陷，这很大程度上是归结于本体接触区602的P型掺杂物扩散诱使本体层120向下凸起的缘故，相邻两个有源沟槽103之间的中心位置处 P型掺杂物扩散得最深，也即在这个中心处本体层120向下延伸凸出得最深。换言之，虽然过渡区本体—外延层PN结依然是平行平面结，但有源区本体—外延层PN结却不再是理想的平行平面结，取而代之的是，其轮廓实质是曲面的弯曲结，电场更容易在该处积聚，击穿更容易发生。
以上，通过说明和附图，给出了具体实施方式的特定结构的典型实施例，上述发明提出了现有的较佳实施例，但这些内容并不作为局限。对于本领域的技术人员而言，阅读上述说明后，各种变化和修正无疑将显而易见。因此，所附的权利要求书应看作是涵盖本发明的真实意图和范围的全部变化和修正。在权利要求书范围内任何和所有等价的范围与内容，都应认为仍属本发明的意图和范围内。
Claims (20)
1.一种沟槽式功率半导体器件的制备方法，其特征在于，包括以下步骤：
提供一半导体衬底，包含底部衬底及位于底部衬底上方的外延层；
刻蚀外延层，形成一环形隔离沟槽和位于隔离沟槽内侧的有源沟槽，在隔离沟槽附近的一有源沟槽与隔离沟槽之间具有一有源至终端过渡区，介于有源区和终端区之间；
填充导电材料至隔离沟槽内，并在有源沟槽内制备栅极；
沉积一绝缘钝化层覆盖在半导体衬底上方；
刻蚀绝缘钝化层及过渡区、有源区各自的台面结构，形成贯穿绝缘钝化层、向下延伸至有源区台面结构内的第一接触孔，和形成贯穿绝缘钝化层、向下延伸至过渡区台面结构内的第二接触孔；
第一接触孔的深度值、宽度值分别对应比第二接触孔的深度值、宽度值要大。
2.如权利要求1所述的方法，其特征在于，半导体衬底具第一导电类型，在沉积绝缘钝化层之前，先在外延层的顶部植入掺杂物形成一第二导电类型的本体层；以及
随后至少在有源区的本体层的顶部植入掺杂物形成一第一导电类型的顶部掺杂层。
3.如权利要求1所述的方法，其特征在于，在形成接触孔的步骤中：
将一掩膜覆盖在绝缘钝化层上方，并至少形成掩膜中的第一、第二开口；
用第一开口来刻蚀制备第一接触孔的同时，还用第二开口来刻蚀制备第二接触孔，第一开口比第二开口的尺寸要大。
4.如权利要求1所述的方法，其特征在于，在形成接触孔的步骤中：
将一第一掩膜覆盖在绝缘钝化层之上并在第一掩膜中至少形成第一开口，以第一开口刻蚀制备第一接触孔；
剥离第一掩膜后，将一第二掩膜覆盖在绝缘钝化层之上并在第二掩膜中至少形成第二开口，以第二开口刻蚀制备第二接触孔；
第一开口比第二开口具有更大的开口尺寸。
5.如权利要求2所述的方法，其特征在于，通过第一、第二接触孔，向过渡区、有源区各自的本体层中注入与本体层掺杂类型相同，但掺杂浓度更大的掺杂物以形成本体接触区；
由于第二接触孔相对第一接触孔而较小的深度值、宽度值，使形成于第二接触孔底部周围的本体接触区比形成于第一接触孔底部周围的本体接触区深度更浅、扩散范围更小。
6.一种沟槽式功率半导体器件，其特征在于，包括：
一半导体衬底，包含底部衬底及位于底部衬底上方的外延层；
设置在外延层中的一环形隔离沟槽和位于隔离沟槽内侧的有源沟槽，在隔离沟槽附近的一有源沟槽与隔离沟槽之间具有一有源至终端过渡区，介于有源区和终端区之间；
内衬于隔离沟槽、有源沟槽底部和侧壁的绝缘层，以及设置在隔离沟槽内的导电材料，和设置在有源沟槽内的栅极；
覆盖在半导体衬底上方的一绝缘钝化层；
贯穿绝缘钝化层、向下延伸至有源区台面结构内的第一接触孔，贯穿绝缘钝化层、向下延伸至过渡区台面结构内的第二接触孔；
第一接触孔的深度值、宽度值分别对应比第二接触孔的深度值、宽度值要大。
7.如权利要求6所述的沟槽式功率半导体器件，其特征在于，设于第一、第二接触孔内的金属栓塞，和设于绝缘钝化层中对准隔离沟槽中导电材料的接触孔内的金属栓塞，都与绝缘钝化层上方交叠在有源区、过渡区及隔离沟槽之上的顶部金属电极电性接触。
8.如权利要求6所述的沟槽式功率半导体器件，其特征在于，半导体衬底具第一导电类型，在外延层的顶部形成有一第二导电类型的本体层，和至少在有源区的本体层的顶部形成有一第一导电类型的顶部掺杂层；
其中第一、第二接触孔终止在本体层内。
9.如权利要求8所述的沟槽式功率半导体器件，其特征在于，在第一、第二接触孔的底部周围植入有第二导电类型的本体接触区；
其中，第二接触孔底部周围的本体接触区的深度、扩散范围，分别对应比第一接触孔底部周围的本体接触区的深度、扩散范围要小。
10.如权利要求6所述的沟槽式功率半导体器件，其特征在于，设置在有源沟槽内的栅极包括位于有源沟槽内下部的屏蔽栅极和位于有源沟槽内上部的控制栅极，并在屏蔽栅极和控制栅极之间设置有绝缘层将它们绝缘隔离；
屏蔽栅极与隔离沟槽内的导电材料具有相同的电势。
11.一种沟槽式功率半导体器件，其特征在于，包括：
一半导体衬底，包含底部衬底及位于底部衬底上方的外延层；
设置在相邻第一沟槽之间的第一台面以及第一沟槽和第二沟槽之间的第二台面，其中第一、第二和第三沟槽从外延层的上表面延伸到外延层之中；
设置在第一台面从外延层的上表面延伸到外延层之中第一深度的源极区，源极区具有与外延层相同的导电类型且延伸第一台面的整个宽度；
设置在第一台面从源极区的底部向下延伸到外延层之中第二深度的第一本体区，第一本体区具有与外延层相反的导电类型且延伸第一台面的整个宽度；
设置在第二台面从外延层的上表面延伸到外延层之中第三深度的第二本体区，第二本体区具有与外延层相反的导电类型且延伸第二台面的整个宽度；
从外延层的上表面延伸穿过源极区到达第一本体区的第一接触孔，第一接触孔被导电材料填充；
从外延层的上表面延伸到第二本体区的第二接触孔，第二接触孔被导电材料填充；
其中第一接触孔的深度值、宽度值分别对应比第二接触孔的深度值、宽度值要大；所述第一台面为有源区，所述第二台面为有源至终端过渡区。
12.如权利要求11所述的沟槽式功率半导体器件，其特征在于，所述的第一沟槽填充导电材料，第一沟槽内的所述导电材料与外延层绝缘并形成沟槽栅极。
13.如权利要求12所述的沟槽式功率半导体器件，其特征在于，所述的第二沟槽填充导电材料，第二沟槽内的所述导电材料与外延层绝缘并形成隔离沟槽。
14.如权利要求11所述的沟槽式功率半导体器件，其特征在于，所述的第三深度和第二深度具有相同的深度。
15.如权利要求14所述的沟槽式功率半导体器件，其特征在于，还包括设置在第一接触孔底部的比所述的第一本体区还要高浓度的本体导电型掺杂区。
16.如权利要求15所述的沟槽式功率半导体器件，其特征在于，还包括设置在第二接触孔底部的比所述的第二本体区还要高浓度的本体导电型掺杂区。
17.如权利要求11所述的沟槽式功率半导体器件，其特征在于，所述的第三沟槽围绕第一和第二沟槽。
18.如权利要求11所述的沟槽式功率半导体器件，其特征在于，填充第一接触孔的导电材料与填充第二接触孔的导电材料电连接。
19.如权利要求11所述的沟槽式功率半导体器件，其特征在于，所述的第三沟槽填充导电材料，第三沟槽内的所述导电材料与外延层绝缘。
20.如权利要求19所述的沟槽式功率半导体器件，其特征在于，还包括设置在第三沟槽外侧的外延层顶部的本体区中的第三接触孔，其中第三接触孔填充导电材料与填充第三沟槽的导电材料电连接。
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