CN105428407B - 一种igbt器件及其形成方法 - Google Patents
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Abstract
本申请提供了一种IGBT器件，包括：半导体结构，所述半导体结构包括漂移区，阱区、发射区，所述发射区顶面高出所述半导体结构的上表面，且底面与所述半导体结构的上表面的距离为0～1μm；位于所述阱区两侧的发射区之间且与所述发射区电连接的发射极，位于所述发射极两侧的栅区，所述栅区具有台阶部分和水平部分，所述台阶部分和所述水平部分为一体结构，所述栅区的水平部分覆盖所述发射区背向所述发射极一侧的阱区和漂移区，所述台阶部分覆盖至少部分所述发射区的顶面。该结构避免了栅区端部“鸟嘴”结构对器件阈值电压的影响，同时，缩短了关断电流在阱区的路径，减少了损耗，且最大程度的避免了闩锁效应。
Description
技术领域
本申请涉及半导体技术领域，特别涉及一种IGBT器件及其形成方法。
背景技术
绝缘栅双极型晶体管(Insulated Gate Bipolar Transistor，简称IGBT)是由双极型三极管(BJT)和绝缘栅型场效应管(MOSFET)组成的复合全控型电压驱动式功率半导体器件，兼有MOSFET器件的高输入阻抗和电力晶体管(即巨型晶体管，简称GTR)的低导通压降两方面的优点，从而被广泛应用到各个领域。
现有技术中IGBT器件结构如图1所示，自下而上依次设置有集电区101、缓冲区102、漂移区103、以及位于漂移区内，上表面与漂移区上表面齐平的阱区104、位于阱区上表面内的发射极105、位于所述阱区内，分别与所述发射极两侧接触的发射区106、覆盖所述阱区，且部分覆盖所述发射区的栅区107，其中，栅区包括栅极以及包裹在栅极外侧的栅氧化层。
然而，此种结构的IGBT器件，靠近发射区一侧的栅区端部的栅氧化层容易形成“鸟嘴”结构。如图2为图1中虚线框内的结构放大图，其中105为发射极部分，107为栅区部分，虚线圆画出的部分为栅氧化层形成的“鸟嘴”结构。而栅区端部“鸟嘴”结构如果与栅区下方的阱区104接触，会对器件阈值电压产生影响。
为防止栅区端部“鸟嘴”结构对器件阈值电压产生影响，通常借助发射区部分将“鸟嘴”部分的栅区与阱区隔离开。然而，此种方法需要发射区的上表面完全接触“鸟嘴”部分的栅区，从而使得发射区的横向距离大，造成关断电流绕过发射区的路径长(如图1和图3中的虚线箭头)，损耗大，且容易引发闩锁效应。
发明内容
为解决上述技术问题，本申请实施例提供一种IGBT器件及其形成方法，避免了栅区端部“鸟嘴”结构对器件阈值电压的影响，同时，缩短了关断电流在阱区的路径，减少了损耗，且最大程度的避免了闩锁效应。
为解决上述问题，本发明实施例提供了如下技术方案：
一种IGBT器件，包括：
半导体结构，所述半导体结构包括上表面与所述半导体结构的上表面齐平的漂移区，位于所述漂移区的上表面内的阱区，以及位于所述阱区两侧，且顶面高出所述半导体结构的上表面的发射区，所述发射区的底面与所述半导体结构的上表面的距离为0～1μm；
发射极，所述发射极位于所述阱区两侧的发射区之间，所述发射极与所述发射区电连接；
栅区，所述栅区位于所述发射极两侧，所述栅区具有台阶部分和水平部分，所述台阶部分和所述水平部分为一体结构，所述栅区的水平部分覆盖所述发射区背向所述发射极一侧的阱区和漂移区，所述台阶部分覆盖至少部分所述发射区的顶面。
优选的，所述栅区的台阶部分的侧边与所述栅区的水平部分的夹角为45°～135°。
优选的，所述半导体结构还包括位于所述漂移区的上表面内的外阱区，所述外阱区包围所述阱区的侧面和下表面；
所述外阱区的导电类型与所述漂移区的导电类型相同，所述外阱区的杂质掺杂浓度大于所述漂移区的杂质掺杂浓度。
优选的，所述半导体结构还包括位于所述阱区两侧的发射区之间的阱区内，且上表面与所述阱区上表面齐平的内阱区，所述内阱区的横向长度大于所述发射极的横向长度；
所述内阱区的导电类型与所述阱区的导电类型相同，所述内阱区的杂质掺杂浓度大于所述阱区的杂质掺杂浓度。
优选的，所述发射区之间的内阱区具有凹槽结构，所述发射极位于所述凹槽结构内。
一种IGBT器件的形成方法，包括：
提供半导体结构，所述半导体结构的上层为漂移区；
在所述漂移区上表面内形成凸起部；
在所述凸起部两侧形成栅区，所述栅区具有台阶部分和水平部分，所述台阶部分和所述水平部分为一体结构，所述栅区的水平部分覆盖所述凸起部侧面的漂移区，所述台阶部分覆盖部分所述凸起部顶面，且所述凸起部两侧的台阶部分在所述凸起部顶面不相连；
对所述凸起部顶面进行第一导电类型掺杂，形成阱区，所述阱区的横向长度大于所述凸起部的横向长度；
对所述凸起部顶面进行第二导电类型掺杂，所述第二导电类型掺杂的掺杂深度与所述凸起部的高度差为-1～1μm；
刻蚀所述凸起部未被所述栅区覆盖的部分，形成发射区；
在所述发射区之间形成发射极，所述发射极与所述发射区电连接。
优选的，所述凸起部的横截面为等腰梯形。
优选的，所述等腰梯形的斜边与底边的角度为45°～135°。
优选的，所述形成凸起部之后，形成栅区之前，还包括：
对所述半导体结构的上表面进行第二导电类型的掺杂，形成外阱区，所述外阱区的横向长度大于所述阱区的横向长度。
优选的，所述形成栅区之后，形成阱区之前，还包括：
对所述凸起部顶面进行第二导电类型掺杂，形成外阱区，外阱区的横向长度大于所述阱区的横向长度。
优选的，所述形成发射区之后，形成发射极之前，还包括：
对所述凸起部顶面进行第一导电类型掺杂，形成内阱区，所述内阱区的横向长度大于所述发射极的横向长度，小于所述凸起部的横向长度。
优选的，所述刻蚀所述凸起部的刻蚀深度大于等于所述凸起部的高度，小于所述凸起部的高度与所述阱区的掺杂深度的和。
优选的，所述刻蚀所述凸起部的刻蚀深度大于所述凸起部的高度，小于所述凸起部的高度与所述内阱区的掺杂深度的和。
优选的，所述在所述漂移区上表面形成凸起部，包括：
刻蚀所述漂移区的上表面，在所述漂移区上表面形成凸起部。
与现有技术相比，本发明的有益效果为：
由于本发明IGBT器件中，所述发射区的顶面高出所述半导体结构的上表面，从而抬高了覆盖发射区一侧的栅区的端部，使得栅区台阶部分的端点为栅区的端部。而栅区台阶部分的端点位于所述发射区的顶面，可以与阱区分离，避免了栅区端部“鸟嘴”结构对器件阈值电压的影响。同时，由于关断电流在阱区的路径围绕发射区的边缘，所述发射区的底面与所述半导体结构的上表面的距离为0～1μm，从而缩短了关断电流在阱区的路径，减少了损耗，且最大程度的避免了闩锁效应。
附图说明
为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1～图3是现有技术IGBT器件剖面结构示意图；
图4是本发明实施例一提供的IGBT器件剖面结构示意图；
图5～图6是本发明实施例二提供的IGBT器件剖面结构示意图；
图7是本发明实施例三提供的IGBT器件形成方法的流程图；
图8～图19是本发明实施例三提供IGBT器件的剖面结构示意图；
图20～图21是本发明的IGBT器件剖面结构示意图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
如背景技术所述，现有结构的IGBT器件，靠近发射区一侧的栅区端部的栅氧化层容易形成“鸟嘴”结构。如图2为图1中虚线框内的结构放大图，其中105为发射极部分，107为栅区部分，虚线圆画出的部分为栅氧化层形成的“鸟嘴”结构。而栅区端部“鸟嘴”结构如果与栅区下方的阱区104接触，会对器件阈值电压产生影响。
为防止栅区端部“鸟嘴”结构对器件阈值电压产生影响，通常借助发射区部分将“鸟嘴”部分的栅区与阱区隔离开。然而，此种方法需要发射区的上表面完全接触“鸟嘴”部分的栅区，从而使得发射区的横向距离大，造成关断电流绕过发射区的路径长(如图1和图3中的虚线箭头)，损耗大，且容易引发闩锁效应。
有鉴于此，本发明提供一种IGBT器件，包括：半导体结构，所述半导体结构包括上表面与所述半导体结构的上表面齐平的漂移区，位于所述漂移区的上表面内的阱区，以及位于所述阱区两侧，且顶面高出所述半导体结构的上表面的发射区，所述发射区的底面与所述半导体结构的上表面的距离为0～1μm；发射极，所述发射极位于所述阱区两侧的发射区之间，所述发射极与所述发射区电连接；栅区，所述栅区位于所述发射极两侧，所述栅区具有台阶部分和水平部分，所述台阶部分和所述水平部分为一体结构，所述栅区的水平部分覆盖所述发射区背向所述发射极一侧的阱区和漂移区，所述台阶部分覆盖至少部分所述发射区的顶面。
由于本发明IGBT器件中，所述发射区的顶面高出所述半导体结构的上表面，从而抬高了覆盖发射区一侧的栅区的端部，使得栅区台阶部分的端点为栅区的端部。而栅区台阶部分的端点位于所述发射区的顶面，可以与阱区分离，避免了栅区端部“鸟嘴”结构对器件阈值电压的影响。同时，由于关断电流在阱区的路径围绕发射区的边缘，所述发射区的底面与所述半导体结构的上表面的距离为0～1μm，从而缩短了关断电流在阱区的路径，减少了损耗，且最大程度的避免了闩锁效应。
以上是本发明的中心思想，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
实施例一
本实施例提供一种IGBT器件，请参考图4，图4为本发明实施例的IGBT器件的剖面结构示意图，包括：
半导体结构，所述半导体结构包括上表面与所述半导体结构的上表面齐平的漂移区201，位于所述漂移区的上表面内的阱区202，以及位于所述阱区两侧，且顶面高出所述半导体结构的上表面的发射区203；所述发射区203的底面与所述半导体结构的上表面的距离为0～1μm；
发射极204，所述发射极位于阱区两侧的发射区203之间，所述发射极与所述发射区电连接；
栅区，所述栅区位于发射极两侧，所述栅区具有台阶部分206和水平部分207，所述台阶部分和所述水平部分为一体结构，所述栅区的水平部分覆盖所述发射区背向所述发射极一侧的阱区和漂移区，所述台阶部分覆盖至少部分所述发射区的顶面。
其中，半导体结构可以为硅衬底，也可以为碳化硅衬底。在本实施例中，所述半导体结构为硅衬底。
所述漂移区201具有第二导电类型，所述阱区202具有第一导电类型，所述发射区203具有第二导电类型。
所述第一导电类型可以为N型或P型，所述第二导电类型可以为P型或N型，所述第一导电类型和第二导电类型的极性相反。即当第一导电类型为N型时，所述第二导电类型为P型；当第一导电类型为P型时，所述第二导电类型为N型。在本发明的实施例中，第一导电类型为P型，第二导电类型为N型。其中，所述N型离子包括磷离子、砷离子、锑离子等，所述P型离子包括硼离子等。
在本实施例中，所述漂移区201位于半导体结构上表面的外延层内，所述漂移区的上表面与所述半导体结构的上表面齐平。
所述漂移区201的材料为掺杂有N型杂质的单晶硅，例如掺杂有磷；所述阱区202位于漂移区的上表面内，所述阱区202的材料为掺杂有P型杂质的单晶硅，例如掺杂有硼；所述发射区203顶面高出所述半导体结构的上表面，位于所述阱区202上表面的两侧，且与所述阱区202的上表面相连，所述发射区的底面与所述半导体结构的上表面的距离为0～1μm，并且，所述发射区203的底面可以高出所述半导体结构的上表面0～1μm，也可以低于所述半导体结构的上表面0～1μm，所述发射区203的材料为掺杂有N型的单晶硅，例如掺杂有砷、磷。
所述发射极204为金属电极，可以通过溅射、沉积金属材料形成。所述发射极位于阱区两侧的发射区之间，与所述发射区直接接触，形成电连接。
所述栅区位于发射极两侧，所述栅区具有台阶部分206和水平部分207，所述台阶部分和所述水平部分为一体结构，所述栅区的水平部分覆盖所述发射区背向所述发射极一侧的阱区和漂移区，所述台阶部分覆盖至少部分所述发射区的顶面。
其中，所述栅区包括栅极和包裹所述栅极的栅氧化层，具体的，位于所述栅极下侧的栅氧化层可以为氧化硅，可以通过热氧化法生成。所述栅极可以为多晶硅，所述栅极可以通过沉积的方法形成。包裹所述栅极上侧的栅氧化层可以为氧化硅，可以通过对所述栅极进行热氧化法形成。
由于本实施例IGBT器件中，所述发射区的顶面高出所述半导体结构的上表面，从而抬高了覆盖发射区一侧的栅区的端部，使得栅区台阶部分的端点为栅区的端部。而栅区台阶部分的端点位于所述发射区的顶面，从而可以与阱区分离，避免了栅区端部“鸟嘴”结构对器件阈值电压的影响。
同时，由于关断电流在阱区的路径围绕发射区的边缘，所述发射区的底面与所述半导体结构的上表面的距离为0～1μm，从而缩短了关断电流在阱区的路径，减少了损耗，且最大程度的避免了闩锁效应。
另外，现有技术中，为避免“鸟嘴”嘴尖部分的栅氧化层厚度不均匀影响阈值电压，需要发射区的横向扩散距离足够长，而为了尽量缩短关断电流的路径，需要发射区的横向扩散距离尽量短，因此，需要精确控制发射区的横向扩散距离，使得该部分的工艺控制难度高，且降低了发射区的设计自由度。
而在本实施例中，由于解决了上述矛盾，因而使得本实施例器件的形成工艺更加简单，控制难度也大大降低。
实施例二
本实施例提供一种IGBT器件，请参考图5，图5为本发明实施例的IGBT器件的剖面结构示意图。
在本实施例中，所述IGBT器件包括：
半导体结构，所述半导体结构包括上表面与所述半导体结构的上表面齐平的漂移区301，位于所述漂移区的上表面内的阱区302，以及位于所述阱区两侧，与所述阱区相连，且顶面高出所述半导体结构的上表面的发射区303，所述发射区的底面与所述半导体结构的上表面的距离为0～1μm；
在本实施例中，所述漂移区301为N-区，阱区302为P阱，发射区303为N+区。
发射极304，所述发射极304位于所述阱区两侧的发射区303之间，所述发射极与所述发射区电连接；
位于所述发射极两侧的栅区，所述栅区具有台阶部分306和水平部分307，所述台阶部分和所述水平部分为一体结构，所述栅区的水平部分覆盖所述发射区背向所述发射极一侧的阱区和漂移区，所述台阶部分覆盖至少部分所述发射区303的顶面。
为进一步缩短所述关断电流在阱区的路径，在本实施例中，如图6所示，将所述栅区的台阶部分的侧边306与所述栅区的水平部分307的夹角为45°～135°，从而在保证发射区的横截面积的前提下进一步缩短所述关断电流在阱区的路径，从而减少损耗，最大程度的避免了闩锁效应。
在本实施例中，所述IGBT器件中，所述半导体结构还包括位于所述漂移区的上表面内的外阱区308，所述外阱区308包围所述阱区的侧面和下表面；所述外阱区的导电类型与所述漂移区的导电类型相同，所述外阱区的杂质掺杂浓度大于所述漂移区的杂质掺杂浓度。
具体的，如图5所示，所述外阱区308为N阱，该外阱区可以作为载流子存储层，根据载流子平衡原理，载流子存储层将阻止并存储从集电区P+衬底中发射过来的空穴，进而显著降低通态压降，并且，因为空穴位置离发射极很近，一旦关断，又很快被抽走，所以对关断速度几乎没有什么影响。因此，该结构能够比传统的IGBT损耗更低，更好地实现了通态压降和关断损耗的折衷。
在本实施例中，所述IGBT器件中，所述半导体结构还包括位于所述阱区两侧的发射区之间的阱区内，且上表面与所述阱区上表面齐平的内阱区309，所述内阱区的横向长度大于所述发射极的横向长度；所述内阱区的导电类型与所述阱区的导电类型相同，所述内阱区的杂质掺杂浓度大于所述阱区的杂质掺杂浓度。
具体的，如图5所示，所述内阱区309为P+区，P+区的掺杂浓度高于P阱302，由于P+区的欧姆接触特性更优于P阱，能够形成良好的电接触；并且，P+区309掺杂的导通电阻比P阱掺杂的导通电阻小，关断时电流在P+区上的压降将更低，从而可以使关断损耗更低且更抗闩锁效应。
并且，为进一步缩短所述关断电流在阱区的路径，在本实施例中，所述发射区之间的内阱区为凹槽结构，所述发射极位于所述凹槽结构内。
具体的，可以在所述发射区之间进行刻蚀，形成凹槽结构，并在所述凹槽结构内形成发射极。
需要说明的是，在进行刻蚀过程中，要保留一部分内阱区，以保持其相应的功能。
由于两个发射区之间为凹槽结构，如图5中虚线箭头所示，可以使得关断电流在阱区的路径变的更短，从而进一步减少损耗，且最大程度的避免了闩锁效应。
在本实施例中，所述半导体结构的漂移区301下方依次设置有缓冲区310、集电区311以及集电极312。
在本实施例中，由于本发明IGBT器件中，所述发射区的顶面高出所述半导体结构的上表面，从而抬高了覆盖发射区一侧的栅区的端部，使得栅区台阶部分的端点为栅区的端部。而栅区台阶部分的端点位于所述发射区的顶面，可以与阱区分离，避免了栅区端部“鸟嘴”结构对器件阈值电压的影响。
同时，由于关断电流在阱区的路径围绕发射区的边缘，所述发射区的底面与所述半导体结构的上表面的距离为0～1μm，从而缩短了关断电流在阱区的路径，减少了损耗，且最大程度的避免了闩锁效应。另外，现有技术中，为避免“鸟嘴”嘴尖部分的栅氧化层厚度不均匀影响阈值电压，需要发射区的横向扩散距离足够长，而为了尽量缩短关断电流的路径，需要发射区的横向扩散距离尽量短，因此，需要精确发射区的横向扩散距离，使得该部分的工艺控制难度高，且降低了发射区的设计自由度。而在本实施例中，由于解决了上述矛盾，因而使得本实施例器件的形成工艺更加简单，控制难度也大大降低。
实施例三
本实施例提供了一种IGBT器件的形成方法，如图7所示，为本实施例中IGBT器件形成方法的流程图，包括：
步骤101：提供半导体结构，所述半导体结构的上层作为漂移区；
步骤102：在所述漂移区上表面内形成凸起部；
步骤103：在所述凸起部两侧形成栅区，所述栅区具有台阶部分和水平部分，所述台阶部分和所述水平部分为一体结构，所述栅区的水平部分覆盖所述凸起部侧面的漂移区，所述台阶部分覆盖部分所述凸起部顶面，且所述凸起部两侧的台阶部分在所述凸起部顶面不相连；
步骤104：对所述凸起部顶面进行第一导电类型掺杂，形成阱区，所述阱区的横向长度大于所述凸起部的横向长度；
步骤105：对所述凸起部顶面进行第二导电类型掺杂，所述第二导电类型掺杂的掺杂深度与所述凸起部的高度差为-1～1μm；
步骤106：刻蚀所述凸起部未被所述栅区覆盖的部分，形成发射区；
步骤107：在所述发射区之间形成发射极，所述发射极与所述发射区电连接。
图8～图19示出了本发明实施例的IGBT器件的剖面结构示意图。
执行步骤101，如图8所示，提供半导体结构，所述半导体结构上层作为漂移区401。
所述半导体结构可以为硅衬底，也可以为碳化硅衬底。在本实施例中，所述半导体结构为硅衬底。
具体的，所述半导体结构为具有第二导电类型的硅衬底，在本实施例中，所述半导体结构为具有N型杂质的硅衬底。具体的，所述N型衬底的杂质浓度5e12～5e15cm-3。
执行步骤102，在所述漂移区上表面形成凸起部；
具体的，如图9所示，在所述漂移区上进行刻蚀，形成凸起部。在本步骤中，所述刻蚀深度为0.1～3μm。
在本实施例中，可以在刻蚀过程中设置刻蚀倾角45°～135°，使所述凸起部呈等腰梯形，所述等腰梯形的斜边与底边的角度α为45°～135°，从而使所述关断电流路径更短。
执行步骤103，在所述凸起部两侧形成栅区，所述栅区具有台阶部分和水平部分，所述台阶部分和所述水平部分为一体结构，所述栅区的水平部分覆盖所述凸起部侧面的漂移区，所述台阶部分覆盖部分所述凸起部顶面，且所述凸起部两侧的台阶部分在所述凸起部顶面不相连。
由于步骤102中形成的凸起部为等腰梯形，所述等腰梯形的斜边与底边的角度α为45°～135°，因此，此处形成的栅区的台阶部分的侧边与所述水平部分的夹角也为45°～135°。通过该设置，能够使得关断电流在阱区的路径进一步变短，从而减少损耗，最大程度的避免了闩锁效应。
具体的，该步骤可以分为如下步骤：
步骤1031，在所述半导体结构上形成栅氧化层。
具体的，如图10所示，在所述半导体结构上表面进行热氧化工艺，形成栅氧化层402，所述栅氧化层为氧化硅，厚度为50nm～150nm。
步骤1032，在所述栅氧化层上形成栅极。
具体的，如图11所示，在所述栅氧化层上进行多晶硅沉积，形成厚度为0.2～2μm的栅极403。沉积时，控制所述多晶硅的杂质掺杂浓度为1e17～1e21cm-3，所述掺杂类型为N型掺杂，杂质可以为磷。
步骤1033，刻蚀所述凸起部顶面的栅极，在所述凸起部顶面形成开口。
具体的，如图12所示，由于在所述凸起部顶面形成开口404，使得所述凸起部两侧的栅区的台阶部分在所述凸起部顶面不相连。
步骤1034，形成包裹所述栅极上侧的栅氧化层。
具体的，进行热氧化，包裹所述栅极上侧的栅氧化层。所述栅氧化层为氧化硅。
在本实施例中，如图13所示，最终形成栅区405，可以看出，所述栅区405在所述凸起部两侧，所述栅区具有台阶部分和水平部分，所述台阶部分和所述水平部分为一体结构，所述栅区的水平部分覆盖所述凸起部侧面的漂移区，所述台阶部分覆盖部分所述凸起部顶面，且所述凸起部两侧的台阶部分在所述凸起部顶面不相连。
执行步骤104，对所述凸起部顶面进行第一导电类型掺杂，形成阱区，所述阱区的横向长度大于所述凸起部的横向长度。
具体的，对所述凸起部顶层开口部分404进行第一导电类型掺杂，形成阱区406。
具体的，如图14所示，在本实施例中，所述第一导电类型为P型，对所述凸起部顶层开口部分进行P型杂质注入，进行杂质的推进，从而形成阱区406，即P阱。
在本实施例中，所述P型杂质为硼，注入能量10～200keV，剂量5e11～1e15cm-2。在进行杂质离子的推进时，推进温度800～1200℃、时间50～800min。
在本发明的其他实施例中，考虑节省工艺步骤的原则，可以将本申请中的推进步骤与步骤1034进行合并，即，在执行步骤1033后，进行步骤104，在步骤104的推进过程中，通入氧气，形成包裹所述栅极上侧的栅氧化层。之后，通过刻蚀工艺将开口部分形成的氧化层去除。
执行步骤105，对所述凸起部顶面进行第二导电类型掺杂，所述第二导电类型掺杂的掺杂深度等于所述凸起部的高度；
具体的，如图15所示，对所述凸起部顶面进行第二导电类型掺杂，所述第二导电类型掺杂的掺杂深度等于所述凸起部的高度。
在本实施例中，所述第二导电类型掺杂为N型掺杂，对所述凸起部顶面注入磷杂质，注入能量10～200keV，剂量1e12～5e16cm-2。之后，进行杂质推进，推进温度800～1200℃、时间10～100min。
执行步骤106，刻蚀所述凸起部未被所述栅区覆盖的部分，形成发射区。
具体的，如图16所示，在本步骤中，刻蚀所述凸起部未被所述栅区覆盖的部分，形成发射区407。
其中，所述刻蚀的刻蚀深度大于等于所述凸起部的高度。在本实施例中，所述刻蚀深度大于所述凸起部的高度，使得后续在所述发射区之间形成的发射极底面低于所述阱区的上表面，使得关断电流到达发射极的路径更短。
在执行步骤106后，在本实施例中，还可以包括：
步骤200：对所述凸起部顶面进行第一导电类型掺杂，形成内阱区，所述内阱区的横向长度大于发射极的横向长度，小于所述凸起部的横向长度。
具体的，如图17所示，所述第一导电类型为P型，注入杂质可以为硼。注入能量10～200keV，剂量1e12～5e16cm-2。推进温度800～1200℃、时间50～800min。
在内阱区内进行P型掺杂，形成杂质掺杂浓度大于阱区的杂质掺杂浓度的内阱区408，即P+区，该内阱区的横向长度大于所述凸起部顶部开口的横向长度，小于所述凸起部的横向长度。由于P+区的欧姆接触特性更优于阱区406(P阱)，能够形成良好的电接触；并且，P+区408掺杂的导通电阻比P阱掺杂的导通电阻小，关断时电流在P+区上的压降将更低，从而可以使关断损耗更低且更抗闩锁效应。
执行步骤107，在所述发射区之间形成发射极，所述发射极与所述发射区电连接。
具体的，如图18所示，在所述发射区之间的阱区上形成发射极，通过沉积工艺，在所述射区之间的阱区上沉积金属，从而形成发射极409。
需要说明的是，在本实施例中，如图19所示，还应该包括形成缓冲区410、集电区411和集电极412的过程，该过程可以具体如下：
步骤108，对半导体下表面进行第二导电类型的掺杂，形成缓冲区410。
具体的，在半导体下表面进行N型掺杂，注入杂质为磷。注入能量10～200keV，剂量1e12～5e16cm-2，推进温度800～1200℃、时间50～800min。
步骤109，对半导体下表面进行第一导电类型的掺杂，形成集电区411。
具体的，在半导体下表面进行P型掺杂，注入杂质为硼，注入能量10～200keV，剂量1e12～5e16cm-2，推进温度800～1200℃、时间50～800min。
步骤110，对半导体下表面进行金属沉积，形成集电极412。
考虑节省工艺步骤的原则，本步骤可以同步骤107合并。具体的，在需要执行步骤107时，跳过本步骤，直至本步骤时，进行金属沉积，形成发射极和集电极。
另外，在本发明的其他实施例中，所述方法还可以在步骤102或步骤1033后，对半导体结构的上表面进行第二导电类型的掺杂，形成外阱区，具体的，在本实施例中通过离子注入形成N型杂质的N阱注入区，从而进一步提升器件的电学性能。
其中，步骤102形成的外阱区如图20所示501区，步骤1033后形成的外阱区如图21所示601区。
通过在阱区和N-漂移区内增加一层外阱区，可以作为载流子存储层，根据载流子平衡原理，该载流子存储层将阻止并存储从集电区P+衬底中发射过来的空穴，进而显著降低通态压降，并且，因为空穴位置离发射极很近，一旦关断，又很快被抽走，所以对关断速度几乎没有什么影响。因此，该结构能够比传统的IGBT损耗更低，更好地实现了通态压降和关断损耗的折衷。
由于本实施例IGBT器件中，所述发射区的顶面高出所述半导体结构的上表面，从而抬高了覆盖发射区一侧的栅区的端部，使得栅区台阶部分的端点为栅区的端部。而栅区台阶部分的端点位于所述发射区的顶面，从而可以与阱区分离，避免了栅区端部“鸟嘴”结构对器件阈值电压的影响。同时，由于关断电流在阱区的路径位围绕发射区的边缘，所述发射区的底面与所述半导体结构的上表面的距离为0～1μm，从而缩短了关断电流在阱区的路径，减少了损耗，且最大程度的避免了闩锁效应。
并且，在本实施例中，在凸起部顶面进行阱区的推进，同现有的制作工艺相比，在同样的杂质注入剂量下，本实施例中的栅氧下方的P型杂质掺杂浓度将略高(因为杂质不需扩散到刻掉的硅的区域)，因此为确保同样的阈值电压，需要降低P阱注入剂量，从而形成较短的阱区扩散距离。阱区扩散距离变短的可以使导电沟道变短，从而减小沟道电阻，降低导通压降，使导通损耗降低。
需要说明的是，本说明书中的各个实施例均采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似的部分互相参见即可。对于装置类实施例而言，由于其与方法实施例基本相似，所以描述的比较简单，相关之处参见方法实施例的部分说明即可。
最后，还需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
为了描述的方便，描述以上装置时以功能分为各种单元分别描述。当然，在实施本发明时可以把各单元的功能在同一个或多个软件和/或硬件中实现。
以上对本申请所提供的技术方案进行了详细介绍，本文中应用了具体个例对本申请的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本申请的方法及其核心思想；同时，对于本领域的一般技术人员，依据本申请的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本申请的限制。
Claims (14)
1.一种IGBT器件，其特征在于，包括：
半导体结构，所述半导体结构包括上表面与所述半导体结构的上表面齐平的漂移区，位于所述漂移区的上表面内的阱区，以及位于所述阱区两侧，且顶面高出所述半导体结构的上表面的发射区，所述发射区的底面与所述半导体结构的上表面的距离为0～1μm；
发射极，所述发射极位于所述阱区两侧的发射区之间，所述发射极与所述发射区电连接；
栅区，所述栅区位于所述发射极两侧，所述栅区具有台阶部分和水平部分，所述台阶部分和所述水平部分为一体结构，所述栅区的水平部分覆盖所述发射区背向所述发射极一侧的阱区和漂移区，所述台阶部分覆盖至少部分所述发射区的顶面。
2.根据权利要求1所述的器件，其特征在于，所述栅区的台阶部分的侧边与所述栅区的水平部分的夹角为45°～135°。
3.根据权利要求2所述的器件，其特征在于，所述半导体结构还包括位于所述漂移区的上表面内的外阱区，所述外阱区包围所述阱区的侧面和下表面；
所述外阱区的导电类型与所述漂移区的导电类型相同，所述外阱区的杂质掺杂浓度大于所述漂移区的杂质掺杂浓度。
4.根据权利要求2所述的器件，其特征在于，所述半导体结构还包括位于所述阱区两侧的发射区之间的阱区内，且上表面与所述阱区上表面齐平的内阱区，所述内阱区的横向长度大于所述发射极的横向长度；
所述内阱区的导电类型与所述阱区的导电类型相同，所述内阱区的杂质掺杂浓度大于所述阱区的杂质掺杂浓度。
5.根据权利要求4所述的器件，其特征在于，所述发射区之间的内阱区具有凹槽结构，所述发射极位于所述凹槽结构内。
6.一种IGBT器件的形成方法，其特征在于，包括：
提供半导体结构，所述半导体结构的上层为漂移区；
在所述漂移区上表面内形成凸起部；
在所述凸起部两侧形成栅区，所述栅区具有台阶部分和水平部分，所述台阶部分和所述水平部分为一体结构，所述栅区的水平部分覆盖所述凸起部侧面的漂移区，所述台阶部分覆盖部分所述凸起部顶面，且所述凸起部两侧的台阶部分在所述凸起部顶面不相连；
对所述凸起部顶面进行第一导电类型掺杂，形成阱区，所述阱区的横向长度大于所述凸起部的横向长度；
对所述凸起部顶面进行第二导电类型掺杂，所述第二导电类型掺杂的掺杂深度与所述凸起部的高度差为-1～1μm；
刻蚀所述凸起部未被所述栅区覆盖的部分，形成发射区；
在所述发射区之间形成发射极，所述发射极与所述发射区电连接。
7.根据权利要求6所述的方法，其特征在于，所述凸起部的横截面为等腰梯形。
8.根据权利要求7所述的方法，其特征在于，所述等腰梯形的斜边与底边的角度为45°～135°。
9.根据权利要求8所述的方法，其特征在于，所述形成凸起部之后，形成栅区之前，还包括：
对所述半导体结构的上表面进行第二导电类型的掺杂，形成外阱区，所述外阱区的横向长度大于所述阱区的横向长度。
10.根据权利要求8所述的方法，其特征在于，所述形成栅区之后，形成阱区之前，还包括：
对所述凸起部顶面进行第二导电类型掺杂，形成外阱区，外阱区的横向长度大于所述阱区的横向长度。
11.根据权利要求8所述的方法，其特征在于，所述形成发射区之后，形成发射极之前，还包括：
对所述凸起部顶面进行第一导电类型掺杂，形成内阱区，所述内阱区的横向长度大于所述发射极的横向长度，小于所述凸起部的横向长度。
12.根据权利要求8所述的方法，其特征在于，所述刻蚀所述凸起部的刻蚀深度大于等于所述凸起部的高度，小于所述凸起部的高度与所述阱区的掺杂深度的和。
13.根据权利要求11所述的方法，其特征在于，所述刻蚀所述凸起部的刻蚀深度大于所述凸起部的高度，小于所述凸起部的高度与所述内阱区的掺杂深度的和。
14.根据权利要求6所述的方法，其特征在于，所述在所述漂移区上表面形成凸起部，包括：
刻蚀所述漂移区的上表面，在所述漂移区上表面形成凸起部。
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| Date | Code | Title | Description |
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| C06 | Publication | ||
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
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Address after: The age of 412001 in Hunan Province, Zhuzhou Shifeng District Road No. 169 Patentee after: ZHUZHOU CRRC TIMES ELECTRIC Co.,Ltd. Address before: The age of 412001 in Hunan Province, Zhuzhou Shifeng District Road No. 169 Patentee before: ZHUZHOU CSR TIMES ELECTRIC Co.,Ltd. |
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| TR01 | Transfer of patent right | ||
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Effective date of registration: 20201014 Address after: 412001 Room 309, floor 3, semiconductor third line office building, Tianxin hi tech park, Shifeng District, Zhuzhou City, Hunan Province Patentee after: Zhuzhou CRRC times Semiconductor Co.,Ltd. Address before: The age of 412001 in Hunan Province, Zhuzhou Shifeng District Road No. 169 Patentee before: ZHUZHOU CRRC TIMES ELECTRIC Co.,Ltd. |