CN105406876A

CN105406876A - 一种多通道ldpc码的复用译码器

Info

Publication number: CN105406876A
Application number: CN201510688769.1A
Authority: CN
Inventors: 余佳; 苏洪涛
Original assignee: SHENZHEN GREAT FIRST TECHNOLOGY Co Ltd
Current assignee: Zhengzhou Rongyida Information Technology Co ltd
Priority date: 2015-10-21
Filing date: 2015-10-21
Publication date: 2016-03-16
Anticipated expiration: 2035-10-21
Also published as: CN105406876B

Abstract

本发明适用于纠错码技术领域，提供了一种多通道LDPC码的复用译码器，包括n个解交织器、LDPC译码器、n个FIFO、选通器、分路器、译码器状态机和通道号FIFO；n个解交织器分别与选通器、译码器状态机相连，将输入的数据进行解交织，并将解交织后的去交织数据从输入数据的时钟域转换到高频时钟域并输出到选通器；LDPC译码器分别与选通器、译码器状态机、分路器相连，分路器分别与LDPC译码器、译码器状态机、n个FIFO相连；LDPC译码器将去交织数据进行译码，并输出就绪信号给译码器状态机；译码器状态机分别与n个解交织器、通道号FIFO相连接，控制与通道号i对应的解交织器输出解交织后的数据，通过选通器发送给LDPC译码器进行译码。所述的复用译码器能节约硬件资源。

Description

一种多通道LDPC码的复用译码器

技术领域

本发明涉及纠错码技术领域，尤其涉及一种多通道LDPC码的复用译码器。

背景技术

通信***中为了能够实现可靠的数据传输，通常需要前向纠错码(ForwardErrorCorrection，FEC)，在给定信噪比(SIGNAL-NOISERATIO，SNR)的传输信道中，依据香农理论其信道容量C是有限的，单位是bit/s。为了能够达到香农理论所提出的信道容量C的极限，人们展开了对信道编码的研究，在众多信道编码中，尤以LDPC(LowDensityParityCheckCode，低密度奇偶校验码)码的性能非常接近香农极限，同时，LDPC编码比较容易实现，LDPC解码采用置信传播迭代算法(BeliefPropagation，BP)其解码复杂度也是可以接受的，能够在现有的硬件水平上实现。

传统的单通道LDPC译码是将解交织器11、LDPC译码器12和FIFO(FirstInputFirstOutput，先入先出队列)13分别连接起来，如图1所示。当遇到多通道时，现有的一般会将多个单通道的硬件进行复制多份，从而变成多通道。但是这样不仅会消耗大量的硬件资源，还可能导致在实际的工程中难以实现。当随着通道数的增加，将存在复杂度高、资源占用大、效率低等问题的出现，从而阻碍了LDPC的广泛应用。

发明内容

本发明所要解决的技术问题在于提供一种多通道LDPC码的复用译码器，旨在解决现有技术中进行多通道传输出现的硬件资源占用大、效率低等问题。

本发明是这样实现的，一种多通道LDPC码的复用译码器，包括n个解交织器、LDPC译码器和n个FIFO，所述复用译码器还包括选通器、分路器、译码器状态机和通道号FIFO；

所述n个解交织器的输入均为输入数据、输入数据的时钟信号和高频时钟信号，n个所述输入数据的时钟信号还分别输入到相应的所述n个FIFO的输入端，所述n个解交织器的输出端与所述选通器的输入端相连接，用于将输入数据进行解交织，并将解交织后得到的去交织数据从输入数据的时钟域转换到高频时钟域，输出到所述选通器，所述n个解交织器的输出端还与所述译码器状态机的输入端相连接，用于输出数据帧完成的指示信号；

所述选通器的输出端与所述LDPC译码器的输入端相连接，所述译码器状态机的输出端与所述选通器的输入端相连接，所述选通器由输入的通道号i来进行选通控制，用于将与通道号i对应通道的数据帧输出给所述LDPC译码器，其中i＝1、2、3……n；

所述LDPC译码器的输出端分别与所述译码器状态机的输入端、所述分路器的输入端相连接，所述LDPC译码器将解交织后的去交织数据进行译码，并将译码后得到的解码数据输出给所述分路器，译码后同时输出一个就绪信号给所述译码器状态机；

所述译码器状态机分别与所述n个解交织器、所述选通器、所述通道号FIFO、所述LDPC译码器、所述分路器相连接，当接收到所述LDPC译码器发出的就绪信号时，根据存入的先后顺序从所述通道号FIFO中读取一个通道号i，并根据通道号i控制所述选通器进行选通，输出开始解交织信号给与通道号i相对应的解交织器，使相应的解交织器开始输出去交织数据到所述选通器；并根据通道号i控制所述分路器进行选通；

所述通道号FIFO用于根据所述n个解交织器的输入数据存满一个数据帧的先后顺序存储所述解交织器对应的通道号i；

所述分路器用于根据接收到的通道号i将相应的数据通道选通，并将接收到的解码数据进行输出；

所述n个FIFO分别与所述分路器的n个输出端相连接，将所述分路器选通输出的解码数据存入FIFO中，并从高频时钟域转换到输入数据的时钟域，输出解码数据和数据使能。

进一步地，所述复用译码器还包括锁相环和晶振，所述锁相环的输入端与所述晶振的输出端相连接，所述锁相环的输出端分别与所述n个解交织器、所述选通器、所述LDPC译码器、所述分路器、所述n个FIFO的输入端相连接，用于向所述n个解交织器、所述选通器、所述LDPC译码器、所述分路器、所述n个FIFO输入所述高频时钟信号。

进一步地，所述高频时钟信号的频率大于所述n个解交织器的输入数据的时钟信号的频率总和。

本发明与现有技术相比，有益效果在于：所述的多通道LDPC码的复用译码器使用译码器状态机对LDPC译码器的译码状态进行监控，通道号FIFO用于根据所述n个解交织器的输入数据存满一个数据帧的先后顺序存储所述解交织器对应的通道号i，使在只使用一个LDPC译码器的情况下，让LDPC译码器能够根据各通道输入数据的情况，来依次处理不同通道的数据帧，从而实现多通道的数据译码，并节约了硬件资源。

附图说明

图1是现有技术提供的单通道的LDPC译码器的逻辑框图；

图2是本发明实施例提供的多通道LDPC码的复用译码器的逻辑框图。

具体实施方式

为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。

如图2所示，为本发明一较佳的实施例，一种多通道LDPC码的复用译码器，包括n个解交织器、LDPC译码器22、n个FIFO、选通器21、分路器23、译码器状态机24和通道号FIFO25。n个解交织器分别为解交织器1、解交织器2、解交织器3……解交织器n，n个FIFO分别为FIFO1、FIFO2、FIFO3……FIFOn。

n个解交织器的输入为输入数据data_in[1]、data_in[2]、data_in[3]……data_in[n]、输入数据的时钟信号clk[1]、clk[2]、clk[3]……clk[n]和高频时钟信号clk_F。n个输入数据的时钟信号clk[1]、clk[2]、clk[3]……clk[n]还分别输入到相应的n个FIFO的输入端，比如，时钟信号clk[1]输入到FIFO1、时钟信号clk[2]输入到FIFO2……时钟信号clk[n]输入到FIFOn。n个解交织器的输出端与选通器21的n个输入端相连接，用于将输入数据data_in[1]、data_in[2]、data_in[3]……data_in[n]进行解交织，并将解交织后得到的去交织数据data_deinterleave[1]、data_deinterleave[2]、data_deinterleave[3]……data_deinterleave[n]从输入数据的时钟域转换到高频时钟域，并输出到选通器21。n个解交织器的输出端还与译码器状态机24的输入端相连接，用于输出数据帧完成的指示信号frame_done[1]、frame_done[2]、frame_done[3]……frame_done[n]。

选通器21的输出端与LDPC译码器22的输入端相连接，译码器状态机24的输出端与选通器21的输入端相连接。选通器21用译码器状态机24输入的通道号i来进行选通控制，用于将与通道号i对应通道的去交织数据data_deinterleave[i]输出给LDPC译码器22，其中i＝1、2、3……n。

LDPC译码器22的输出端分别与译码器状态机24的输入端、分路器23的输入端相连接，LDPC译码器22将选通器21输出的去交织数据data_deinterleave[i]进行译码，并将译码后得到的解码数据data_decode[i]输出给分路器23，译码后同时输出一个就绪信号ready给译码器状态机24。

译码器状态机24分别与n个解交织器、选通器21、通道号FIFO25、LDPC译码器22、分路器23相连接，主要用于监控LDPC译码器22的工作状态。当接收到LDPC译码器22发出的就绪信号ready时，根据存入的先后顺序从通道号FIFO25中读取一个通道号i，并根据通道号i控制选通器21进行选通，输出开始解交织信号start[i]给与通道号i相对应的解交织器i，使相应的解交织器i开始输出去交织数据data_deinterleave[i]到选通器21，并根据通道号i控制分路器23进行选通，其中i＝1、2、3……n。

通道号FIFO25用于根据n个解交织器的输入数据存满一个数据帧的先后顺序存储解交织器对应的通道号i，同时也是根据输入的先后顺序将通道号i读出给译码器状态机24。比如解交织器1先存满了一个数据帧，于是发送frame_done[1]到译码器状态机24，译码器状态机24将通道号1存入通道号FIFO25，紧接着解交织器4存满了一个数据帧，于是发送frame_done[4]到译码器状态机24，译码器状态机24将通道号4存入通道号FIFO25，通道号4存储在通道号1的后面。

分路器23用于根据接收到的通道号i将相应的数据通道选通，并将接收到的解码数据data_decode[i]进行输出，其中i＝1、2、3……n。比如，输出的是解码数据data_decode[5]，此时，分路器23将数据通道5选通，使解码数据data_decode[5]从数据通道5进行输出。

n个FIFO分别与分路器23的n个输出端相连接，将分路器23选通输出的解码数据data_decode[i]存入FIFO中，并从高频时钟域转换到输入数据的时钟域，输出解码数据data_out[i]和数据使能dataen_out[i]。即FIFOi输出端输出的数据为data_out[i]和数据使能dataen_out[i]，data_out[i]＝data_decode[i]，i＝1、2……n。由于选通器21的选通和分路器23的分路均根据通道号i进行动作，使得从哪一个数据通道进来的数据能从相应的数据通道进行输出。比如，输入数据data_in[1]从数据通道1进来，输出时从FIFO1进行输出，输入数据data_in[5]从数据通道5进来，输出时从FIFO5进行输出。由于在n个FIFO的输入端均输入了相应的输入数据data_in[i]的时钟信号clk[i]，因此在输出数据data_out[i]时，也没有改变数据本身的时钟信号clk[i]。

多通道LDPC码的复用译码器还包括锁相环26和晶振27，锁相环26的输入端与晶振27的输出端相连接，其输出端分别与n个解交织器、选通器21、LDPC译码器22、分路器23、n个FIFO的输入端相连接，用于向n个解交织器、选通器21、LDPC译码器22、分路器23、n个FIFO输入高频时钟信号clk_F。高频时钟信号clk_F的频率大于n个解交织器的输入数据data_in[i]的时钟信号clk[i]的频率总和，即clk_F>clk[1]+clk[2]+clk[3]+……+clk[n]。从而使得LDPC译码器22的处理速度能够应对n个通道并行数据输入的译码，不会出现数据的丢失。

n个解交织器的内部结构均有一个解交织开关，用于选择是否对输入数据进行解交织。解交织器11内包含一个双口RAM(randomaccessmemory，随机存取存储器)，可以存储两个完整的数据帧，当输入进来的一帧数据存储完毕时，解交织器i输出一个数据帧完成的指示信号frame_done[i]给译码器状态机24，以表明本通道存有一帧数据可以送到LDPC译码器22进行译码。

所述的多通道LDPC码的复用译码器使用译码器状态机24对LDPC译码器22的译码状态进行监控，同时通道号FIFO25用于根据n个解交织器的输入数据存满一个数据帧的先后顺序存储解交织器对应的通道号i，在选用一个LDPC译码器22的情况下，通过合理的分时复用，实现了多通道数据的译码，减少了多通道译码所需的硬件资源，提高了处理效率，节约了成本。

以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims

1.一种多通道LDPC码的复用译码器，包括n个解交织器、LDPC译码器和n个FIFO，其特征在于，所述复用译码器还包括选通器、分路器、译码器状态机和通道号FIFO；

2.根据权利要求1所述的多通道LDPC码的复用译码器，其特征在于，所述复用译码器还包括锁相环和晶振，所述锁相环的输入端与所述晶振的输出端相连接，所述锁相环的输出端分别与所述n个解交织器、所述选通器、所述LDPC译码器、所述分路器、所述n个FIFO的输入端相连接，用于向所述n个解交织器、所述选通器、所述LDPC译码器、所述分路器、所述n个FIFO输入所述高频时钟信号。

3.根据权利要求1或2所述的多通道LDPC码的复用译码器，其特征在于，所述高频时钟信号的频率大于所述n个解交织器的输入数据的时钟信号的频率总和。