CN105374816A - 一种基于锗硅异质结工艺的双向esd保护器件 - Google Patents

一种基于锗硅异质结工艺的双向esd保护器件 Download PDF

Info

Publication number
CN105374816A
CN105374816A CN201510976592.5A CN201510976592A CN105374816A CN 105374816 A CN105374816 A CN 105374816A CN 201510976592 A CN201510976592 A CN 201510976592A CN 105374816 A CN105374816 A CN 105374816A
Authority
CN
China
Prior art keywords
sige layer
conduction type
type
resistance
esd protection
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201510976592.5A
Other languages
English (en)
Other versions
CN105374816B (zh
Inventor
刘继芝
刘聂
刘志伟
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
University of Electronic Science and Technology of China
Original Assignee
University of Electronic Science and Technology of China
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by University of Electronic Science and Technology of China filed Critical University of Electronic Science and Technology of China
Priority to CN201510976592.5A priority Critical patent/CN105374816B/zh
Publication of CN105374816A publication Critical patent/CN105374816A/zh
Application granted granted Critical
Publication of CN105374816B publication Critical patent/CN105374816B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0259—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using bipolar transistors as protective elements
    • H01L27/0262—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using bipolar transistors as protective elements including a PNP transistor and a NPN transistor, wherein each of said transistors has its base coupled to the collector of the other transistor, e.g. silicon controlled rectifier [SCR] devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/87—Thyristor diodes, e.g. Shockley diodes, break-over diodes

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Bipolar Integrated Circuits (AREA)

Abstract

本发明属于集成电路静电放电保护领域，具体为一种基于锗硅异质结工艺的双向ESD保护器件，用于克服现有SiGe异质结双极型晶体管HBT器件不能实现相同的双向ESD保护能力的问题。该结构包括：第一种导电类型硅衬底，衬底上依次形成第二种导电类型埋层、第二种导电类型阱区，所述阱区上形成呈左右对称分布的两个第一种导电类型SiGe层，每个SiGe层上分别形成N个第二种导电类型多晶硅层，其中，左侧SiGe层上形成的多晶硅层连接阳极，右侧SiGe层上形成的多晶硅层连接阴极。本发明基于锗硅异质结双极型晶体管HBT的基本结构，构成双向完全对称的SCR结构；当该SCR器件结构的阴极接地，该器件具有双向相同的ESD保护能力。

Description

一种基于锗硅异质结工艺的双向ESD保护器件
技术领域
本发明属于集成电路静电放电(ElectrostaticDischarge，ESD)保护领域，具体涉及一种基于锗硅(SiGe)异质结工艺的新型双向ESD保护器件。
背景技术
静电放电现象广泛存在于自然界中，它是引起集成电路产品失效的重要原因之一。集成电路产品在其生产制造以及装配过程中很容易受到静电放电的影响，造成产品的可靠性降低，甚至损坏。因此，研究可靠性高和静电防护性能强的静电放电防护器件和防护电路对提高集成电路的成品率和可靠性具有不可忽视的作用。
当集成电路发生静电放电现象时，大量电荷瞬间流入芯片的引脚，这些电路产生的电流通常可达几个安培，在该引脚处产生的电压高达几十伏甚至几百伏。较大的电流和较高的电压会造成芯片内部电路的损害和器件的击穿，从而导致电路功能的失效。因此，为了防止芯片遭受到ESD的损伤，就需要对芯片的每个引脚进行有效的ESD防护。
SiGe工艺能够在Si片上通过能带工程和应变工程改善Si的性能,同时又能够采用成熟和廉价的Si工艺技术来加工。在近年移动端普及的大环境下，适应高频、高速、低功耗的SiGe工艺正慢慢取代Si工艺的地位。所以，探索设计基于SiGe工艺的ESD保护新结构有利于提高基于SiGe工艺的集成电路的可靠性。
在SiGe工艺下，通常采用SiGe异质结双极型晶体管HBT器件结构来进行ESD保护。基本HBT器件结构如图1所示，包括：
p型硅衬底110；
所述衬底110上形成n型埋层120；
所述n型埋层120上形成n型阱区130；
所述n型埋层120上的n型阱区130的两侧分别设有n型重掺杂区141和142，该区域141和区域142与集电极相连；
所述n型阱区130上方形成一个p型SiGe层150，该SiGe层150与基极相连；
所述SiGe层150上形成一个n型多晶硅区域160，且该多晶硅区域160与发射极相连；
通常作为ESD保护器件使用时，HBT的发射极接地，集电极接芯片的输入输出端或电源端，基极浮空。当相对于地为正的ESD脉冲来到芯片的输入输出端口或电源端口时，HBT的集电结反偏，发射结正偏；当ESD脉冲电压大于HBT的基极开路集电结雪崩击穿电压BVCEO时，大量的电子空穴对在HBT的集电结附近产生；其中，电子通过n型阱区130，n型埋层区120，n型重掺杂区141和142流出集电极，而空穴则通过正偏的发射结流出发射极；这样，ESD电流就通过HBT器件泄放掉。当相对于地为负的ESD脉冲来到芯片的输入输出端口或电源端口时，HBT的集电结正偏，发射结反偏；当ESD脉冲电压大于HBT的基极开路发射结雪崩击穿电压BVECO时，大量的电子空穴对在HBT的发射结附近产生；其中，电子通过n型多晶硅区域160流出发射极，而空穴则通过正偏的集电结流出集电极；这样，ESD电流就通过HBT器件泄放掉了。通常情况下，HBT的BVECO会远小于BVCEO；因此，使用基极浮空的HBT作为ESD保护器件时，其应对正负ESD脉冲时的触发电压会有较大的区别，不能实现相同的双向ESD保护能力，容易造成内部电路的ESD损伤。
针对上述问题，本发明提出来一种基于SiGe异质结双极型晶体管HBT器件结构的双向对称的SCR器件结构；该结构不仅在结构上对称，在ESD保护能力上对于正ESD脉冲和负ESD脉冲具有相同的泄放能力，即功能上也对称。
发明内容
本发明的目的在于针对现有SiGe异质结双极型晶体管HBT器件不能实现相同的双向ESD保护能力的问题，提供一种基于SiGe异质结双极型晶体管HBT器件结构的双向对称的SCR器件；该结构不仅结构上对称，也能实现相同的双向ESD保护。本发明采用的技术方案为：
一种基于锗硅(SiGe)异质结工艺的新型双向ESD保护器件，包括：
第一种导电类型硅衬底，
所述第一种导电类型硅衬底上形成第二种导电类型埋层，
所述第二种导电类型埋层上形成第二种导电类型阱区，
所述第二种导电类型阱区上形成呈左右对称分布的两个第一种导电类型SiGe层，
每个第一种导电类型SiGe层上分别形成N个第二种导电类型多晶硅层，N为正整数，其中，左侧第一种导电类型SiGe层上形成的N个第二种导电类型多晶硅层连接阳极，右侧第一种导电类型SiGe层上形成的N个第二种导电类型多晶硅层连接阴极。
进一步的，所述左侧第一种导电类型SiGe层通过第一电阻与阳极相连，所述右侧第一种导电类型SiGe层通过第二电阻与阴极相连，且所述第一电阻与第二电阻的阻值相同。
本发明提供一种基于锗硅异质结工艺的用于新型双向ESD保护的SCR结构，该结构基于锗硅异质结双极型晶体管HBT的基本结构，构成双向完全对称的SCR结构；当该SCR器件结构的阴极接地，该器件既可以泄放相对于地是正的ESD脉冲电流，也可以泄放相对于地是负的ESD脉冲电流，具有双向相同的ESD保护能力。
附图说明
图1是基本SiGe异质结双极型晶体管HBT器件结构示意图。
图2是实施例1新型双向ESD保护SCR器件结构示意图。
图3是实施例2新型双向ESD保护SCR器件结构示意图。
图4是实施例3新型双向ESD保护SCR器件结构示意图。
具体实施方式
下面结合附图和具体实施方式对本发明进行详细说明。
实施例1
本实施例中提供基于锗硅异质结工艺的用于新型双向ESD保护的SCR结构，其结构及等效电路如图2所示，该结构为基极浮空的单发射极条双向对称SCR器件，包括：
p型硅衬底110；
所述p型硅衬底110上形成n型埋层120；
所述n型埋层120上形成n型阱区130；
所述n型阱区130上方左侧形成一个p型SiGe层151；
所述SiGe层151上形成一个n型多晶硅区域161，且该多晶硅区域161与阳极相连；
所述n型阱区130上方右侧形成一个p型SiGe层152；
所述SiGe层152上形成一个n型多晶硅区域162，且该多晶硅区域162与阴极相连；
所述p型SiGe层151和p型SiGe层152呈左右对称设置，所述的双向SCR结构是一个由n型多晶硅区域161、p型SiGe层151、n型阱区130、p型SiGe层152和n型多晶硅区域162构成的五层npnpn结构。
由其等效电路图可以看到，该SCR器件是由寄生的npn1晶体管、寄生的npn2晶体管和寄生pnp晶体管构成，其中，npn1由n型多晶硅区域161、p型SiGe层151和n型阱区130构成，npn2由n型多晶硅区域162、p型SiGe层152和n型阱区130构成，pnp由p型SiGe层151、n型阱区130和p型SiGe层152构成。
通常作为ESD保护器件使用时，SCR的阴极接地，阳极接芯片的输入输出端或电源端。当相对于地为正的ESD脉冲来到芯片的输入输出端口或电源端口时，n型多晶硅区域161与p型SiGe层151形成的pn结反偏，p型SiGe层151与n型的阱区130形成的pn结正偏，n型的阱区130和p型SiGe层152形成的pn结反偏，p型SiGe层152和n型多晶硅区域162形成的pn结正偏。当ESD脉冲电压大于npn1的基极开路发射结雪崩击穿电压BVECO1与npn2的基极开路集电结雪崩击穿电压BVCEO2之和时，大量的电子空穴对在npn1管的发射结和npn2管的集电结附近产生从而形成电流通道，ESD电流就通过该SCR器件泄放掉。当相对于地为负的ESD脉冲来到芯片的输入输出端口或电源端口时，n型多晶硅区域161与p型SiGe层151形成的pn结正偏，p型SiGe层151与n型的阱区130形成的pn结反偏，n型的阱区130和p型SiGe层152形成的pn结正偏，p型SiGe层152和n型多晶硅区域162形成的pn结反偏。当ESD脉冲电压大于npn1的基极开路集电结雪崩击穿电压BVCE01与npn2的基极开路发射结雪崩击穿电压BVECO2之和时，大量的电子空穴对在npn1管的集电结和npn2管的发射结附近产生从而形成电流通道，ESD电流就通过该SCR器件泄放掉。从上面的分析可以看出，由于寄生npn1管和npn2管的结构是对称的，且寄生pnp管的结构也是对称的。因此，使用该对称的SCR器件作为ESD保护器件，其应对正负向的ESD脉冲时的触发电压是一致的，且能够实现相同的双向ESD保护能力。
实施例2
本实施例中提供基于锗硅异质结工艺的用于新型双向ESD保护的SCR结构，其结构如图3所示，该结构为基极浮空的多发射极条双向对称SCR器件结构，其结构中所述p型SiGe层151上形成N个n型多晶硅区域161，163，......，16(2N+1)，且所述的全部多晶硅区域与阳极相连；所述p型SiGe层152上形成N个n型多晶硅区域162，164，......，16(2N)，且所述的全部多晶硅区域与阴极相连；
该结构与图2所示的基极浮空的单发射极条双向对称SCR器件结构的区别仅在于发射区极条的数目不同，其工作原理是相同的。在相同的发射极面积的条件下，采用多发射极条的结构，能够有效的避免双极性晶体管中发射结电流集边效应，使得器件具有更大的发射极电流，使器件的ESD保护能力得到提高。
实施例3
本实施例中提供基于锗硅异质结工艺的用于新型双向ESD保护的SCR结构，其结构及等效电路如图4所示，该结构为基极与发射极通过电阻相连的单发射极条双向对称SCR器件结构，其结构中所述p型SiGe层151通过电阻R1与阳极相连，所述p型SiGe层152通过电阻R2与阴极相，且电阻R1、R2阻值相等。
从其等效电路图可以看到，该SCR器件是由寄生的npn1晶体管、寄生的npn2晶体管和寄生pnp晶体管构成；其中，npn1由n型多晶硅区域161、p型SiGe层151和n型阱区130构成，npn2由n型多晶硅区域162、p型SiGe层152和n型阱区130构成，pnp由p型SiGe层151、n型阱区130和p型SiGe层152构成；寄生npn1管的基极通过电阻R1与发射极相连，寄生npn2管的基极通过电阻R2与发射极相连，且R2和R2的阻值相等。
通常作为ESD保护器件使用时，SCR的阴极接地，阳极接芯片的输入输出端或电源端。当相对于地为正的ESD脉冲来到芯片的输入输出端口或电源端口时，电阻R1、寄生pnp管和电阻R2形成一个寄生电流通道。当ESD脉冲电压大于寄生pnp管的基极开路集电结雪崩击穿电压BVCEO时，该寄生通道就有电流从阳极流向阴极，ESD电流就通过该SCR器件泄放掉。同理，当相对于地为负的ESD脉冲来到芯片的输入输出端口或电源端口，且ESD脉冲电压大于寄生pnp管发射结雪崩击穿电压时，寄生通道中电流从阴极流向阳极，ESD电流就通过该SCR器件泄放掉。从上面的分析可以看出，只要电阻R1和R2的阻值相同，且寄生pnp管的结构对称，使用该对称的SCR器件作为ESD保护器件，其应对正负向的ESD脉冲时的触发电压是一致的，且能够实现相同的ESD保护能力。同时，通过调整电阻R1和R2的阻值，可以调整该SCR器件的触发电压。
图4所示的双向对称SCR器件结构，同样可以采用多发射极条的结构，其工作原理与图4所示结构相同，这里就不再赘述。
最后说明的是，以上实例仅用以说明本发明技术方案而非限制，尽管参照较佳实例对本发明进行了说明，本领域的普通技术人员应当理解，可以对本发明的技术方案进行修改或等同替换，而不脱离本发明技术方案的宗旨和范围，其均应涵盖在本发明的权利要求范围当中。

Claims (2)

1.一种基于锗硅异质结工艺的双向ESD保护器件，包括：
第一种导电类型硅衬底，
所述第一种导电类型硅衬底上形成第二种导电类型埋层，
所述第二种导电类型埋层上形成第二种导电类型阱区，
所述第二种导电类型阱区上形成呈左右对称分布的两个第一种导电类型SiGe层，
每个第一种导电类型SiGe层上分别形成N个第二种导电类型多晶硅层，N为正整数，其中，左侧第一种导电类型SiGe层上形成的N个第二种导电类型多晶硅层连接阳极，右侧第一种导电类型SiGe层上形成的N个第二种导电类型多晶硅层连接阴极。
2.按权利要求1所述基于锗硅异质结工艺的双向ESD保护器件，其特征在于，所述左侧第一种导电类型SiGe层通过第一电阻与阳极相连，所述右侧第一种导电类型SiGe层通过第二电阻与阴极相连，且所述第一电阻与第二电阻的阻值相同。
CN201510976592.5A 2015-12-23 2015-12-23 一种基于锗硅异质结工艺的双向esd保护器件 Active CN105374816B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201510976592.5A CN105374816B (zh) 2015-12-23 2015-12-23 一种基于锗硅异质结工艺的双向esd保护器件

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201510976592.5A CN105374816B (zh) 2015-12-23 2015-12-23 一种基于锗硅异质结工艺的双向esd保护器件

Publications (2)

Publication Number Publication Date
CN105374816A true CN105374816A (zh) 2016-03-02
CN105374816B CN105374816B (zh) 2019-02-15

Family

ID=55376851

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201510976592.5A Active CN105374816B (zh) 2015-12-23 2015-12-23 一种基于锗硅异质结工艺的双向esd保护器件

Country Status (1)

Country Link
CN (1) CN105374816B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108598076A (zh) * 2018-04-10 2018-09-28 电子科技大学 一种基于锗硅异质结工艺的触发电压可调的esd保护器件
CN110459594A (zh) * 2019-08-29 2019-11-15 成都矽能科技有限公司 一种可用于静电泄放防护的内嵌隔离环可控硅

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101281899A (zh) * 2008-05-16 2008-10-08 浙江大学 Pmos管嵌入式双向可控硅静电防护器件
US20090315146A1 (en) * 2008-06-18 2009-12-24 National Semiconductor Compact dual direction BJT clamps
US20120153347A1 (en) * 2010-12-17 2012-06-21 National Semiconductor Corporation ESD clamp with auto biasing under high injection conditions

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101281899A (zh) * 2008-05-16 2008-10-08 浙江大学 Pmos管嵌入式双向可控硅静电防护器件
US20090315146A1 (en) * 2008-06-18 2009-12-24 National Semiconductor Compact dual direction BJT clamps
US20120153347A1 (en) * 2010-12-17 2012-06-21 National Semiconductor Corporation ESD clamp with auto biasing under high injection conditions

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108598076A (zh) * 2018-04-10 2018-09-28 电子科技大学 一种基于锗硅异质结工艺的触发电压可调的esd保护器件
CN110459594A (zh) * 2019-08-29 2019-11-15 成都矽能科技有限公司 一种可用于静电泄放防护的内嵌隔离环可控硅
CN110459594B (zh) * 2019-08-29 2024-04-12 成都矽能科技有限公司 一种可用于静电泄放防护的内嵌隔离环可控硅

Also Published As

Publication number Publication date
CN105374816B (zh) 2019-02-15

Similar Documents

Publication Publication Date Title
CN104752417B (zh) 可控硅静电保护器件及其形成方法
CN102884624B (zh) 高保持电压器件
CN103633087B (zh) 一种具有esd保护功能的强抗闩锁可控ligbt器件
CN104716132B (zh) 一种低触发电压和高维持电压的硅控整流器及其电路
CN104078459B (zh) 静电保护结构及静电保护电路
CN102832233B (zh) Scr型ldmos esd器件
CN103219384B (zh) 一种抗单粒子辐射的多栅器件及其制备方法
CN102142440A (zh) 一种可控硅器件
CN103151351A (zh) 运用动态衬底电阻技术的自衬底触发esd保护器件及应用
CN101937917B (zh) 一种集成电路中静电放电防护结构
CN203071072U (zh) 一种双向衬底触发的高压esd保护器件
CN104409454A (zh) 一种nldmos防静电保护管
CN104103635B (zh) 静电放电保护结构
CN105374816A (zh) 一种基于锗硅异质结工艺的双向esd保护器件
CN202172069U (zh) 具有静电保护功能的器件结构
CN105374817B (zh) 一种基于锗硅异质结工艺的scr器件
CN203071073U (zh) 一种纵向npn触发的高维持电压的高压esd保护器件
CN102315258A (zh) 寄生晶闸管以及静电保护电路
CN205177840U (zh) 一种双向瞬态电压抑制器件
CN104051505A (zh) 一种ldmos esd器件
CN209374445U (zh) 一种新型低触发电压的双向scr半导体保护器件
CN104183593B (zh) 静电放电保护结构
CN102544068A (zh) 一种基于pnp型三极管辅助触发的双向可控硅器件
CN102693980A (zh) 一种低触发电压的可控硅静电放电保护结构
CN107579065A (zh) 一种高维持电压可控硅静电防护器件

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant