CN105321834A - 用于形成封装布置的方法以及封装布置 - Google Patents

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T.基尔格
D.迈尔
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Abstract

本发明涉及用于形成封装布置的方法以及封装布置。提供一种用于形成封装布置的方法，该方法可以包含：在载体之上布置至少一个芯片；用密封材料至少部分密封至少一个芯片，其中该密封材料被形成使得载体的至少部分不被密封材料覆盖；在密封材料之上并且在不被密封材料覆盖的载体的部分上形成导电结构；去除载体；并且然后在芯片和导电结构之上形成再分布结构，其中该再分布结构将导电结构和芯片电耦合。

Description

用于形成封装布置的方法以及封装布置
技术领域
各种实施例大体上涉及用于形成封装布置的方法和封装布置。
背景技术
例如在嵌入式晶片级球栅阵列封装（eWLB封装）中的半导体芯片经常要求用于保护免于电磁干扰的屏蔽。
封装的正侧与背侧之间的接触（例如导电接触）可以例如通过***在封装的正侧与背侧之间的接触两者（正侧和背侧）的专用的管芯或芯片来获得。替代地，可以实施电连接正侧和背侧的贯穿接触。然而，这导致通过附加的拾放工艺（pick-and-place-process）或附加的激光钻孔工艺等招致的额外成本和附加处理时间。
发明内容
提供一种用于形成封装布置的方法。该方法可以包含：在载体之上布置至少一个芯片；用密封材料至少部分密封至少一个芯片，其中该密封材料被形成使得载体的至少部分不被密封材料覆盖；在密封材料之上并且在不被密封材料覆盖的载体的部分上形成导电结构；去除载体；并且然后在芯片和导电结构之上形成再分布结构，其中该再分布结构将导电结构和芯片电耦合。
附图说明
在附图中，贯穿不同的视图，同样的参考数字通常指代相同的部分。附图不必成比例，而是通常将重点放在图解本发明的原理上。在下面的描述中，参考下面的附图来描述本发明的各种实施例，其中：
图1A到图1G示出依据各种实施例的用于形成封装布置的方法的工艺流程；
图2A到图2C示出依据各种实施例的用于形成封装布置的方法的工艺流程；
图3示出依据各种实施例的在封装布置的生产阶段期间的封装布置的横截面；
图4示出依据各种实施例的在封装布置的生产阶段期间的封装布置的横截面；
图5示出依据各种实施例的用于形成封装布置的方法的示意图；
图6示出依据各种实施例的封装布置的横截面。
具体实施方式
下面的详细描述参考附图，附图通过图解的方式示出特定细节以及其中可以实践本发明的实施例。
词语“示范性”在本文中被用来表示“充当示例、实例、或图解”。在本文中被描述为“示范性”任何实施例或设计不必被解释为与其它实施例或设计相比是优选的或有利的。
关于“在侧或表面之上”形成的沉积材料使用的词语“在…之上”可以在本文中被用来表示沉积材料可以“直接在隐含侧或表面上”（例如，与其直接接触）形成。关于“在侧或表面之上”形成的沉积材料使用的词语“在…之上”可以在本文中被用来表示沉积材料可以“间接在隐含侧或表面上”形成，其中一个或多个附加层被布置在隐含侧或表面与沉积材料之间。
各种实施例提供用于形成封装布置（例如eWLB封装布置）的方法，该封装布置可以提供成本高效和可靠屏蔽或者集成的金属背侧（其可以适合于例如充当天线、背侧接触或热沉）。
依据各种实施例，方法可以在没有附加的拾放工艺或激光钻孔的情况下工作。可以例如通过使用特别的模制工具来模制或者通过利用成圆锥形成形的锯切刀片锯切用于结构化隔离材料来形成所要求的腔体（或凹痕）。替代地，适合的隔离材料可以被层压、被分配或被印制到eWLB载体上。腔体可以以这样的方式形成：它延伸到载体。可以以载体级将金属层（例如铜（Cu）层）形成（例如溅射沉积（也被称为“溅射”）或层压）到腔体中并且到以隔离材料覆盖的芯片或管芯上（例如到可以已经被放置和模制的管芯作为eWLB封装（这表示发生一个重构过程）的部分重构（recon）管芯的背侧上）。此后，可以应用进一步模制用于在金属层之上形成模子。
图1A到图1G示出依据各种实施例的针对用于形成封装布置100的方法的工艺流程。
如在图1A中示出的那样，用于形成封装布置100的方法可以包含在载体106之上布置至少一个芯片108。
芯片108可以是或包含晶体管。例如，芯片108可以是或包含金属氧化物场效应晶体管（MOSFET）诸如功率MOSFET。芯片108可以替代地或附加地是或包含双极晶体管诸如绝缘栅双极晶体管（IGBT）。芯片108可以包含集成电路诸如逻辑集成电路、存储器集成电路或功率集成电路。集成电路可以是专用集成电路（ASIC）或现场可编程门阵列（FPGA）。作为替代方案，集成电路可以是任何其它可编程逻辑电路诸如例如可编程处理器，例如可编程微处理器或可编程纳处理器。芯片108可以附加地或替代地包含电容器、电感器、电阻器或任何其它电部件。
在各种实施例中，载体106可以包含载体基底102和薄膜104。在各种实施例中，薄膜104可以被层压到载体基底102上。在各种实施例中，载体可以形成层压的eWLB载体。在各种实施例中，载体106可以不包含薄膜104，但可以包含载体基底102或仅由载体基底102组成。在各种其它实施例中，载体106可以包含多于两个层或由多于两个层组成。
在各种实施例中，载体基底102可以包含以下或由以下组成：刚性材料，例如半导体材料例如硅、或电介质材料例如玻璃、或传导材料例如铝。在各种其它实施例中，载体基底102可以包含以下或由以下组成：柔性材料，例如箔例如塑料箔。
在各种实施例中，薄膜104可以包含以下材料或由以下材料组成：该材料适合于将芯片108保持固定到载体基体102，和/或促进在未来的工艺中将载体106从芯片108（并且从有待施加的密封材料和导电材料）去除。在各种实施例中，薄膜可以包含以下或由以下组成：一些特别的热可释放的粘合剂。该箔可以是用于eWLB处理的在两侧上具有带粘性的薄膜的标准箔。
如在图1B中示出的那样，用于形成封装布置100的方法可以包含用密封材料110至少部分密封至少一个芯片108。密封材料110可以包含电介质材料。密封材料可以包含来自下面组的材料的至少一个材料，该组包含以下或由以下组成：模制化合物、可分配或可印制的材料、填充或未填充的环氧树脂、预浸渍复合纤维、增强纤维、热固材料、热塑性材料、填充物颗粒、层压片、纤维增强的层压片、纤维、增强的聚合物层压片、或具有填充物颗粒的纤维增强的聚合层压片。
如在图1C中示出的那样，密封材料110可以被形成使得载体106的至少部分112不被密封材料110覆盖。
在各种实施例中，密封材料110可以被形成使得仅部分密封至少一个芯片108。例如，可以仅在背对载体106的芯片108的侧之上形成密封材料110。在那个情况下，不被密封材料110覆盖的载体106的部分112可以从第一芯片108的一个边沿延伸到邻近芯片108的边沿，其中邻近芯片108的边沿可以面向第一芯片108。在各种其它实施例中，密封材料110可以被形成使得芯片108被密封材料110和载体106完全密封。换言之，密封材料110可以以这样的方式在布置在载体106上的芯片108之上和/或在布置在载体106上的芯片108周围形成：芯片108的表面保持不暴露到芯片的外部。
在各种实施例中，形成密封材料110使得载体106的至少部分不被密封材料110覆盖可以包含在至少一个芯片108和载体106之上布置密封材料110，如在图1B中示出的那样，并且然后例如通过锯切密封材料（例如使用成圆锥形成形的锯切刀片）部分地去除密封材料110，使得载体106的至少部分112不被密封材料110覆盖。
在各种实施例中，将芯片108密封可以包含使用模制工艺。将芯片108密封可以包含将模子（未示出）带到芯片108或在芯片108之上，使得在模子与芯片108之间形成至少一个模腔，并且使得载体106的至少部分不被模腔覆盖。密封工艺可以进一步包含加热密封材料（例如模制化合物）直到它被液化。该工艺可以进一步包含将液化的密封材料110流到至少一个模腔中。此外，该工艺可以包含允许液化的密封材料110（例如模制化合物）固化（例如在升高的温度和压强下），使得芯片108被密封材料110（例如模制化合物）密封，同时载体106的至少部分112不被密封材料110覆盖。
在各种实施例中，将芯片108密封可以包含：例如通过例如使用粘合剂（未示出）在芯片108和载体106上或之上布置由层压薄膜组成或包含层压薄膜的密封材料110来层压芯片108，使得至少一个芯片108被密封材料110（例如层压片）和载体106密封，但是载体106的至少部分112可以保持不被密封材料110（例如层压片）覆盖。形成密封材料110的其它方式将被描述在图2B中示出的各种实施例的上下文中。
在各种实施例中，密封材料110可以具有300μm到900μm的厚度。
如在图1D中示出的那样，用于形成封装布置100的方法可以包含在密封材料110之上并且在不被密封材料110覆盖的载体的部分112上形成导电结构114。导电结构114可以包含金属或传导墨或任何导电材料。导电结构114可以具有小于10－4Ωm的电阻率，例如范围为从大约10－8Ωm到大约10－4Ωm的电阻率。
在各种实施例中，导电结构114可以通过溅射（即溅射沉积）金属原子到密封材料110上并且在不被密封材料110覆盖的载体106的部分112上来形成。金属原子可以包含或是铜（Cu）原子。在各种其它实施例中，可以使用其它技术（例如其它薄膜沉积技术、流电沉积、电镀、流电镀、蒸发、化学沉积诸如其它物理气相沉积技术）用于形成导电结构114，或者在密封材料110之上并且在不被密封材料覆盖的载体的部分112上层压预形成的导电结构114。可以被用于形成导电结构的进一步材料和技术将以图3和4在上下文中描述。
在各种实施例中，导电结构114可以被配置为射频屏蔽结构。在各种实施例中，导电结构114可以被配置为热沉。导电结构114可以被配置为天线。而且，导电结构114可以被配置为背侧接触。
导电结构114可以具有范围为从大约100nm到大约5μm的厚度。
在各种实施例中，导电结构114可以完全覆盖至少一个芯片108之上的密封材料110和不被密封材料110覆盖的载体106的部分112。导电结构114可以是不连续的，并且可以仅覆盖至少一个芯片108之上的密封材料110的部分以及不被密封材料110覆盖的载体106的部分112的部分。
如在图1E中示出的那样，用于形成封装布置100的方法可以包含在导电结构114之上形成进一步密封材料216。进一步密封材料216可以是或包含与密封材料110相同的材料。在各种实施例中，进一步密封材料216可以是或包含不同材料。进一步密封材料216可以是或包含电介质材料，例如在类似于以图1C在上下文中描述的工艺的工艺中施加的模制化合物。在各种实施例中，进一步密封材料216可以是或包含导电材料，例如导电塑料材料，例如在以图3或图4的导电结构在上下文中列出的材料中的一个。进一步密封材料216可以是或包含半导体材料。在各种实施例中，进一步密封材料216可以是或包含柔性材料。在其它实施例中，进一步密封材料216可以是或包含固体材料。进一步密封材料216可以具有范围为从大约100μm到大约500μm的厚度。
如在图1F中示出的那样，方法可以包含去除载体106。用于去除载体106的技术取决于载体106的即载体基底102并且薄膜104（如果适用的话）的材料，并且取决于芯片108、密封材料110和导电结构114如何被固定到载体106。在各种实施例中，载体106可以与芯片108、密封材料110和导电结构114去键合。在各种其它实施例中，可以借助用于eWLB晶片处理的标准去键合工艺来去除载体106。这表示可以借助温度去键合工艺来去除载体106的第一侧，其中在其之上已经布置芯片108的载体106的第二侧也可以失去其粘合力并且然后能够被去除。
在各种实施例中，在去除载体之后，先前已经与不被密封材料110覆盖的载体112的部分接触或被不被密封材料110覆盖的载体112的部分覆盖的导电材料114的部分318、密封材料110的部分和芯片108的一侧被暴露在封装布置100的相同侧320上。在各种实施例中，进一步密封材料216的部分也可以被暴露在封装布置100的与芯片108、密封材料110的部分和导电材料114的部分318的一侧相同的侧320上。在各种其它实施例中，密封材料110的部分可以不被暴露在封装布置100的与芯片108以及导电材料114的部分318的一侧相同的侧320上。在各种实施例中，连接芯片108的一侧和与芯片的一侧相对的芯片的侧的芯片108的边沿可以与传导材料接触。
如在图1G中示出的那样，方法可以包含然后在芯片108和导电结构114之上形成再分布结构322，其中再分布结构114将导电结构114和芯片108电耦合。在去除载体106之后，可以在封装布置100的侧320上形成再分布结构322。在各种实施例中，再分布结构可以通过被电连接到在去除载体106之后暴露的导电结构114的至少一部分318和至少一个芯片108将导电结构114和芯片108电耦合。再分布结构322可以是不连续的。
在各种实施例中，再分布结构322可以包含一个或多个金属化层或互连。金属化层或互连可以包含导电材料，诸如例如金属（诸如例如铜或铝）。金属化层或互连可以被配置用于电流再分布。换言之，金属化层或互连可以充当或被配置为一个或多个再分布层（RDL）。再分布结构322可以进一步包含一个或多个电介质或绝缘材料/层，诸如聚合物（例如聚酰亚胺、环氧树脂、硅酮、有机改性陶瓷（ormocere）等）或氧化硅。金属化层（或互连）可以通过电介质（或绝缘）层彼此分离。再分布结构322可以包含层压片。再分布结构322可以例如包含玻璃纤维芯。
在各种实施例中，再分布结构322可以具有范围为从大约5μm到大约1000μm（例如从大约10μm到大约200μm）的厚度。
在各种实施例中，多层结构可以包含薄膜多层结构。再分布结构322可以包含一个或多个薄膜金属化层。再分布结构322也可以包含一个或多个薄膜电介质或绝缘层。薄膜金属化层可以通过电介质（或绝缘）层彼此分离。每个薄膜层可以具有以下厚度：大约50μm以下，例如大约15μm以下，例如从大约0.5μm到大约10μm。
在各种实施例中，再分布结构322可以被耦合到参考电势。芯片108可以提供参考电势。参考电势可以在地面处。在各种实施例中，导电结构114可以被配置为电磁屏蔽，诸如射频屏蔽结构。导电结构114可以经由再分布结构322被电耦合到芯片108。导电结构114也可以被耦合到参考电势。
在各种实施例中，封装布置100可以经受用于eWLB晶片生产（未示出）的进一步处理，例如适合于薄膜生产的处理。
如在图2A中示出的那样，用于形成封装布置200的方法可以包含在载体106之上布置至少一个芯片108。至少一个芯片108和载体106可以是或包含与结合图1A描述的材料或元件相同的材料或元件。
如在图2B中示出的那样，方法可以包含用密封材料110至少部分密封至少一个芯片108使得载体106的至少部分112保持不被密封材料110覆盖。密封材料110可以包含以下或由以下组成：电介质材料，例如电介质可分配或可印制的电介质材料，或电介质层压片。在各种实施例中，形成密封材料110使得载体106的至少部分保持不被密封材料110覆盖可以包含仅在至少一个芯片108和载体106的部分之上布置密封材料110，使得密封材料110不被布置（并且以后被去除）在载体106的部分112上。在各种实施例中，用密封材料110密封至少一个芯片108可以通过分配、印制或层压密封材料110来实现。密封材料110可以包含以下或由以下组成：可以分别通过分配、印制或层压来施加的任何适合的电介质材料或材料的组合。密封材料110的厚度和结构可以与结合图1B和图1C描述的相同。
如在图2C中示出的在封装布置200中在密封材料110之上并且在不被密封材料110覆盖的载体106的部分112上形成导电结构114的工艺在各种实施例中可以与结合图1D描述的工艺相同。导电结构114的材料、结构等也可以与结合图1D描述的相同。后续工艺也可以与结合图1E到图1G描述的那些相同。
图3示出在封装布置300中在密封材料110之上并且在不被密封材料110覆盖的载体106的部分112上形成导电结构524。载体106、芯片108和密封材料110可以与结合图1A到图1C描述的各种实施例相同。然而在各种实施例中，导电结构524可以包含传导模制化合物（例如导电模制化合物）或由传导模制化合物（例如导电模制化合物）组成。导电模制化合物在各种实施例中可以包含以下或由以下组成：以导电材料掺杂的（例如以碳黑、碳纤维和/或以金属颗粒掺杂的）塑料材料。导电结构524可以具有小于10－4Ωm的电阻率，例如范围为从大约10－7Ωm到大约10－4Ωm的电阻率。
在各种实施例中，可以类似于结合形成图1C中的密封材料110描述的模制来形成封装布置300的导电结构524，例如导电模制化合物。
图4示出在封装布置400中在密封材料110之上并且在不被密封材料110覆盖的载体106的部分112上形成导电结构524。载体106、芯片108和密封材料110可以与结合图2A到图2C描述的各种实施例相同。然而在各种实施例中，导电结构524可以包含传导模制化合物（例如导电模制化合物）或由传导模制化合物（例如导电模制化合物）组成。导电模制化合物在各种实施例中可以包含以下或由以下组成：以导电材料掺杂的（例如以碳黑、碳纤维和/或以金属颗粒掺杂的）塑料材料。导电结构524可以具有小于10－4Ωm的电阻率，例如从大约10－7Ωm到大约10－4Ωm的电阻率。
在各种实施例中，可以类似于结合形成图1C中的密封材料110描述的模制来形成封装布置400的导电结构524，例如导电模制化合物。
图5示出依据各种实施例的用于形成封装布置的方法的示意图500。
方法可以包含：在载体之上布置至少一个芯片（在5002中）；用密封材料至少部分密封至少一个芯片，其中密封材料被形成使得载体的至少部分不被密封材料覆盖（在5004中）；在密封材料之上并且在不被密封材料覆盖的载体的部分上形成导电结构（在5006中）；去除载体（在5008中）；并且然后在芯片和导电结构之上形成再分布结构，其中再分布结构将导电结构和芯片电耦合（在5010中）。
图6示出依据各种实施例的封装布置600的横截面。封装布置600可以包含至少一个芯片108。
芯片108可以是或包含晶体管。例如，芯片108可以是或包含金属氧化物场效应晶体管（MOSFET）诸如功率MOSFET。芯片108可以替代地或附加地是或包含双极晶体管诸如绝缘栅双极晶体管（IGBT）。芯片108可以包含集成电路诸如逻辑集成电路、存储器集成电路或功率集成电路。集成电路可以是专用集成电路（ASIC）或现场可编程门阵列（FPGA）。作为替代方案，集成电路可以是任何其它可编程逻辑电路诸如例如可编程处理器，例如可编程微处理器或可编程纳处理器。芯片108可以附加地或替代地包含电容器、电感器、电阻器或任何其它电部件。
封装布置600可以进一步包含密封芯片108的密封材料110，其中芯片108的至少第一侧可以不被密封材料110覆盖。在各种实施例中，芯片108可以仅在芯片108的第一侧上不被密封材料110覆盖。在各种其它实施例中，芯片108也可以例如在芯片108的第一侧和与芯片108的第一侧相对的侧之间的边沿表面上不被密封材料覆盖。密封材料110可以包含以下或由以下组成：电介质材料，例如电介质可分配或可印制的电介质材料，或电介质层压片。
封装布置600可以进一步包含在密封材料110之上（其中“在…之上”要被理解为直接或间接在密封材料上形成导电结构524,如以上描述的那样，并且不被理解为在附图中指示密封材料110和导电结构524的相对位置/定向）形成的导电结构524。然而，导电结构524可以包含传导模制化合物（例如导电模制化合物）或由传导模制化合物（例如导电模制化合物）组成。导电结构524在各种实施例中可以包含以下或由以下组成：导电模制化合物，例如以导电材料掺杂的（例如以碳黑、碳纤维和/或以金属颗粒掺杂的）塑料材料。导电结构524在各种其它实施例中可以由金属（例如铜或铝）组成或包含金属（例如铜或铝）。导电结构524可以具有小于10－4Ωm的电阻率，例如范围为从大约10－7Ωm到大约10－4Ωm的电阻率。
封装布置600可以进一步包含在芯片108的第一侧526之上并且在导电结构524之上形成的再分布结构322，其中再分布结构322将导电结构524与芯片108电耦合，并且其中再分布结构322被布置在基本上平行于芯片108的平面中。
在各种实施例中，再分布结构可以通过被电连接到导电结构114的至少一个部分318和至少一个芯片108将导电结构114与芯片108电耦合。导电结构114的至少一个部分318可以被布置在与芯片108的第一侧526相同的平面中。在各种实施例中，再分布结构322可以是不连续的。
在各种实施例中，再分布结构322可以包含一个或多个金属化层或互连。金属化层或互连可以包含导电材料诸如例如金属（诸如例如铜或铝）。金属化层或互连可以被配置用于电流再分布。换言之，金属化层或互连可以充当或被配置为一个或多个再分布层（RDL）。再分布结构322可以进一步包含一个或多个电介质或绝缘材料/层，诸如聚合物（例如聚酰亚胺、环氧树脂、硅酮、有机改性陶瓷等）或氧化硅。金属化层（或互连）可以通过电介质（或绝缘）层彼此分离。再分布结构322可以包含层压片。再分布结构322可以例如包含玻璃纤维芯。
在各种实施例中，再分布结构322可以具有范围为从大约5μm到大约1000μm（例如从大约10μm到大约200μm）的厚度。
在各种实施例中，多层结构可以包含薄膜多层结构。再分布结构322可以包含一个或多个薄膜金属化层。再分布结构322也可以包含一个或多个薄膜电介质或绝缘层。薄膜金属化层可以通过电介质（或绝缘）层彼此分离。每个薄膜层可以具有以下厚度：大约50μm以下，例如大约15μm以下，例如从大约0.5μm到大约10μm。
在各种实施例中，再分布结构322可以被耦合到参考电势。芯片108可以提供参考电势。参考电势可以在地面处。在各种实施例中，导电结构114可以被配置为电磁屏蔽，诸如射频屏蔽结构。导电结构114可以经由再分布结构322被电耦合到芯片108。导电结构114也可以被耦合到参考电势。
封装布置600可以进一步包含导电结构之上的进一步密封材料。
在各种实施例中，提供一种用于形成封装布置的方法。方法可以包含：在载体之上布置至少一个芯片；用密封材料至少部分密封至少一个芯片，其中密封材料被形成使得载体的至少部分不被密封材料覆盖；在密封材料之上并且在不被密封材料覆盖的载体的部分上形成导电结构；去除载体；并且然后在芯片和导电结构之上形成再分布结构，其中再分布结构将导电结构和芯片电耦合。
在各种实施例中，再分布结构可以被布置在基本上平行于芯片的平面中。方法可以进一步包含在导电结构之上布置进一步密封材料。在各种实施例中，导电结构可以包括导电模制化合物。在各种实施例中，导电结构可以被配置为射频屏蔽结构。在各种实施例中，导电结构可以连续地形成。在各种实施例中，用密封材料至少部分密封至少一个芯片可以包含模制密封材料使得载体的至少部分不被密封材料覆盖。在各种实施例中，在密封材料之上并且在不被密封材料覆盖的载体的部分上形成导电结构可以包含溅射沉积导电结构。
在各种实施例中，提供一种封装布置。封装布置可以包含至少一个芯片；密封芯片的密封材料，其中芯片的至少第一侧不被密封材料覆盖；在密封材料之上形成的导电结构；以及在芯片的第一侧之上并且在导电结构之上形成的再分布结构，其中再分布结构将导电结构和芯片电耦合，并且其中再分布结构被布置在基本上平行于芯片的平面中。
在各种实施例中，封装布置可以进一步包含导电结构之上的进一步密封材料。在各种实施例中，导电结构可以包含导电模制化合物。
虽然已经参考特定实施例具体示出和描述本发明，但是本领域技术人员应当理解的是，在不脱离由所附权利要求限定的本发明的精神和范围的情况下，可以在其中做出形式和细节上的各种改变。因此，通过所附权利要求来指示本发明的范围，并且因此旨在涵盖落入权利要求的等价的含义和范围内的所有改变。

Claims (11)

1.一种用于形成封装布置的方法，所述方法包括：
在载体之上布置至少一个芯片；
用密封材料至少部分密封所述至少一个芯片，其中所述密封材料被形成使得载体的至少部分不被密封材料覆盖；
在所述密封材料之上并且在不被所述密封材料覆盖的载体的部分上形成导电结构；
去除载体；并且
然后在芯片和导电结构之上形成再分布结构，其中所述再分布结构将导电结构和芯片电耦合。
2.权利要求1的所述方法，
其中所述再分布结构被布置在基本上平行于所述芯片的平面中。
3.权利要求1的所述方法，进一步包括：
在所述导电结构之上布置进一步密封材料。
4.权利要求1的所述方法，
其中所述导电结构包括导电模制化合物。
5.权利要求1的所述方法，
其中所述导电结构被配置为射频屏蔽结构。
6.权利要求1的所述方法，
其中所述导电结构被连续地形成。
7.权利要求1的所述方法，
其中用密封材料至少部分密封至少一个芯片包括模制密封材料使得载体的至少部分不被密封材料覆盖。
8.权利要求1的所述方法，
其中在密封材料之上并且在不被密封材料覆盖的载体的部分上形成导电结构包括溅射沉积所述导电结构。
9.一种封装布置，包括：
至少一个芯片；
密封芯片的密封材料，其中芯片的至少第一侧不被密封材料覆盖；
在密封材料之上形成的导电结构；以及
在芯片的第一侧之上并且在导电结构之上形成的再分布结构，
其中所述再分布结构将导电结构和芯片电耦合，并且
其中所述再分布结构被布置在基本上平行于芯片的平面中。
10.权利要求9的所述封装布置，进一步包括：
所述导电结构之上的进一步密封材料。
11.权利要求9的所述封装布置，
其中所述导电结构包括导电模制化合物。
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