CN105261558A

CN105261558A - 一种半导体器件的制作方法

Info

Publication number: CN105261558A
Application number: CN201410320183.5A
Authority: CN
Inventors: 李健
Original assignee: CSMC Technologies Corp
Current assignee: CSMC Technologies Corp
Priority date: 2014-07-04
Filing date: 2014-07-04
Publication date: 2016-01-20

Abstract

本发明提供一种半导体器件的制作方法，包括：提供半导体衬底，在所述半导体衬底的表面涂覆光阻；进行曝光和显影处理，以图案化所述光阻；进行硬烘，其中，所述硬烘的温度范围为125～135℃。根据本发明的方法，对于光阻厚度较厚，离子注入深度较深的产品，采用本发明所提供的硬烘工艺条件可以更加有效的去除隐藏在光阻侧壁和底部的显影液、水汽和有机杂质，从而在注入步骤时，避免这些物质溢出造成腔体真空度变差，进而可以改善离子注入的质量和晶圆的电学性能与良率。

Description

一种半导体器件的制作方法

技术领域

本发明涉及半导体技术领域，具体而言涉及一种半导体器件的制作方法。

背景技术

芯片制造流程中一般包括几十道光刻工艺步骤，光刻工艺用于定义电路图形，为接下来的刻蚀或离子注入提供定义好的图形，因此光刻工艺是芯片制造流程中最为重要的环节。每一个光刻步骤又包括多个子步骤，其中比较关键的子步骤包括：涂光刻胶，曝光，显影，烘烤(hardbake)。曝光步骤是利用光刻版使部分光束透过，照射到光阻上，和光阻反应，形成光酸，从而定义出初步的图形。接下来，显影步骤是将显影液喷到晶圆(wafer)表面，把发生反应的光阻去除，形成最终的图形。最后烘烤步骤是采用一定的温度烘烤，将晶圆表面多余的显影液，水汽挥发去除。当前业界普遍采用的光刻烘烤温度为105℃，烘烤时间为90秒。

在生产中发现，对于高压器件产品，离子注入的能量较大，注入硅衬底的深度较深，对应光阻的厚度较厚(为了阻挡离子不进入非注入区)，因此晶圆表面的显影液、水汽或者光阻中的有机杂质不易去除干净，导致在进行离子注入步骤时，在高能离子的轰击下，晶圆表面的显影液、水汽或者其他杂质大量溢出，真空泵来不及抽走，导致腔室内真空度变差，尤其是在离子注入刚开始时，从而影响离子注入的深度和浓度，最终影响晶圆的电学性能和良率。

因此，为了解决上述技术问题，有必要提出一种新的半导体器件的制作方法。

发明内容

在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。

为了克服目前存在的问题，本发明提供一种半导体器件的制作方法，包括：

提供半导体衬底，在所述半导体衬底的表面涂覆光阻；

进行曝光和显影处理，以图案化所述光阻；

进行硬烘，其中，所述硬烘的温度范围为125～135℃。

进一步，所述硬烘的时间为120～180s。

进一步，所述硬烘的温度为130℃，时间为150s。

进一步，在所述硬烘步骤后，还包括以图案化的光阻为掩膜，进行离子注入的步骤。

进一步，所述制作方法适用于光阻厚度较厚，离子注入深度较深的产品。

进一步，所述光阻的厚度范围为5000-36000埃。

进一步，所述离子注入的深度为0.5-1.5μm。

进一步，所述半导体器件为高压器件。

综上所述，根据本发明的方法，对于光阻厚度较厚，离子注入深度较深的产品，采用本发明所提供的硬烘工艺条件可以更加有效的去除隐藏在光阻侧壁和底部的显影液、水汽和有机杂质，从而在注入步骤时，避免这些物质溢出造成腔体真空度变差，进而可以改善离子注入的质量和晶圆的电学性能与良率。

附图说明

本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。

附图中：

图1为根据本发明示例性实施例的方法依次实施步骤的工艺流程图；

图2A-2D为根据本发明示例性实施例的方法依次实施所获得的器件的剖面示意图。

具体实施方式

在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。

应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。

应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。

空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。

在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。

为了彻底理解本发明，将在下列的描述中提出详细的步骤，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。

示例性实施例

下面，参照图1和图2A-2D对本发明的高压器件的制作方法做详细的描述。

首先，在步骤101中，提供半导体衬底，在所述半导体衬底的表面涂覆光阻。

参考图2A，所述半导体衬底200可以是硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)中的至少一种。

可采用本领域技术人员熟知的任何方法进行光阻201的涂覆，例如旋涂或幕帘涂覆。可选地，所述光阻201的厚度范围为5000-36000埃。所述光阻201可以为正性光阻或负性光阻。控制形成的光阻201的厚度比较厚，以备在之后的高能离子注入过程，具有比较好的阻挡作用。

之后还可进一步包括软烘(SoftBaking)的步骤，以去除溶剂，增强光阻201的黏附性，释放光阻201内的应力，防止光阻污染设备。可选地，所述软烘的烘烤温度为105～115℃，优选为110℃，烘烤时间为60秒。

在步骤102中，进行曝光和显影处理，以图案化所述光阻。

在进行曝光前，还包括进行对准的步骤，可采用任何适用的方法进行对准，在此不作赘述。

参考图2B，进行曝光，利用光刻版使部分光束透过，照射到光阻201上，与光阻发生反应，从而定义出初步的图形。在一个示例中，光刻板上设有高压深阱的图案。

可选地，曝光后还可进行后烘(PostExposureBake，PEB)的步骤，以减少驻波效应。在一个示例中，采用热板方法进行后烘的步骤。可选地，后烘的温度为105～115℃，时间为60秒。

参考图2C，对曝光后的光阻201进行显影，将显影液喷洒到半导体衬底200表面，将发生反应的光阻去除，形成最终的图形。可根据所使用光阻的类型选择合适的显影液，例如，当光阻为正性光阻时，可选择四甲基氢氧化铵(TMAH)作为显影液，当光阻为负性光阻时，可选用二甲苯作为显影液。

在步骤103中，进行硬烘。

参考图2D，硬烘能够去除光阻201中多余的溶剂，增强光阻201与衬底200间的附着力，同时提高光阻在刻蚀和离子注入等过程中的抗蚀性和保护能力，该步骤中，所述硬烘的温度范围为125～135℃。硬烘的时间为120～180s。作为优选，所述硬烘的温度为130℃，时间为150s。

如果硬烘的温度>135℃，或者硬烘的时间过长时，会产生光阻熔融和变形的风险，一旦引起光阻201的流动，可导致图形精度降低，分辨率变差。

对于光阻201厚度较厚，离子注入深度较深的产品，采用本发明所提出的硬烘工艺条件可以更加有效的去除隐藏在光阻201侧壁和底部的显影液、水汽和有机杂质，从而在之后的注入步骤时，可有效避免上述物质益出造成腔体真空度变差，进而可以改善离子注入的质量和晶圆的电学性能与良率。

在步骤104中，以图案化的光阻为掩膜，进行离子注入。

可选地，所述离子注入的深度为0.5-1.5μm。在一个示例中，选择N型杂质离子，对预定形成高压阱的区域(即光阻未遮蔽的区域)进行高能离子注入，在所述半导体衬底表面下方形成N型深阱。由于在步骤103时，对光阻中剩余的显影液、水汽和有机杂质去除完全，因此进行离子注入时，腔体真空度不会变差，进而可以改善离子注入的质量和晶圆的电学性能与良率。

之后还包括其他多个步骤用于制作高压器件，在此不作赘述。上述方法尤其适用于光阻厚度较厚，离子注入深度较深的产品，例如，高压器件。

本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims

1.一种半导体器件的制作方法，包括：

提供半导体衬底，在所述半导体衬底的表面涂覆光阻；

进行曝光和显影处理，以图案化所述光阻；

进行硬烘，其中，所述硬烘的温度范围为125～135℃。

2.根据权利要求1所述的制作方法，其特征在于，所述硬烘的时间为120～180s。

3.根据权利要求1所述的制作方法，其特征在于，所述硬烘的温度为130℃，时间为150s。

4.根据权利要求1所述的制作方法，其特征在于，在所述硬烘步骤后，还包括以图案化的光阻为掩膜，进行离子注入的步骤。

5.根据权利要求1所述的制作方法，其特征在于，所述制作方法适用于光阻厚度较厚，离子注入深度较深的产品。

6.根据权利要求1所述的制作方法，其特征在于，所述光阻的厚度范围为5000-36000埃。

7.根据权利要求4所述的制作方法，其特征在于，所述离子注入的深度为0.5-1.5μm。

8.根据权利要求1所述的制作方法，其特征在于，所述半导体器件为高压器件。