CN105229742A - 存储器访问速率 - Google Patents

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Abstract

一种技术包括经由模拟电路确定与存储器设备相关联的存储器行的访问速率是否超过阈值。在各种示例中，当确定访问速率超过阈值时，该技术还可以包括生成指示存储在与所述存储器行的邻近行中的数据的可能的损坏的警报。

Description

存储器访问速率
背景技术
存储器设备包括存储数据值的存储器单元。示例类型的存储器设备是动态随机存取存储器（DRAM）设备。由于存储器制造技术已经发展，存储器单元的特征尺寸已经减小以增加存储器设备中的存储器单元的密度。增加存储器单元密度提供了存储器设备中的增加的存储容量。
附图说明
图1是依照本公开的一个示例的***的框图。
图2是依照本公开的一个示例的***的框图。
图3是图示了依照本公开的模拟电路的示例的电路图。
图4图示了依照本公开的示例的图3的电路图对访问信号的响应。
图5图示了依照本公开的示例的流程图。
图6图示了依照本公开的示例的流程图。
图7图示了依照本公开的示例的包括其上存储有指令的存储介质的框图。
具体实施方式
由于与这种处理结合的对相同或附近的存储器位置的大数目的潜在重复访问，处理大量数据集可能是在计算机***的存储器上相当繁重的。重复访问可能是处于足够大以潜在地影响存储在存储器中的数据的完整性的速率。
更具体地，电荷被选择性地存储在动态随机存取存储器（DRAM）设备的基于电容器的存储器单元中以表示对应的所存储的数据。由于漏电流使所存储的电荷降级，因此DRAM设备的存储器单元被周期性地刷新，其涉及读取存储在DRAM设备存储器单元中的数据和将数据重写回到存储器单元。然而，刷新DRAM设备的速率可能不足以维持用于某种活动的电荷水平。以此方式，出于访问DRAM设备的存储器单元行的目的，可以发布称为“激活命令”的命令以打开该行以供访问。
以足够高的速率重复激活给定行（例如，在每个刷新周期数千次的量级上的激活）可能使存储在邻近字线中的数据降级（由于DRAM特征的相对紧密间距而在DRAM中自然发生），即使这些字线被周期性地刷新。换言之，当激活速率超过某个阈值时，周期性刷新间隔可能不足以维持所存储的数据。
出于控制否则可能由于在给定刷新周期期间对给定行的重复激活而发生的降级的目的，本文公开了使用模拟电路来监视激活或访问速率并且生成针对被频繁访问的DRAM行的警报的***和技术。
更具体地，本文公开了用于监视存储器行的激活速率或访问速率的***和技术。当访问速率超过预确定的阈值时，存储器行地址可以存储在寄存器中并且警报被传输到存储器控制器。存储器控制器然后可以刷新所选行，包括但不限于存储在寄存器中的与存储器行的任何相邻行。在可替换的示例中，当访问速率超过预确定的阈值时，DRAM可以制定（institute）对任何受影响行的适当刷新。这可以在不使用外部存储器控制器的情况下发生。
参照图1，图示了依照本公开的示例的***的框图。该***包括包含多个字线102的存储器设备100。字线102可以单独耦合到相应模拟电路104A-n。模拟电路104A-n在该示例中被配置成确定其相应字线在刷新之间是否已经至少以预确定的速率被访问。
存储器设备100可以是包括字线和位线阵列的任何设备。出于本公开的目的，附图中所讨论的存储器设备将被称为动态随机存取存储器（DRAM），然而，本公开并不因此受限。
模拟电路104A-n可以包括模拟组件的各种组合，所述模拟组件包括但不限于电阻器、电容器、晶体管、二极管和其它组件。这些组件可以在各种组合中用于促进受锤打（hammered）行的检测。如本文所使用的，受锤打行是已经以影响邻近行维持数据的能力的速率被访问的行。
在所图示的示例中，存储器设备100包括多个字线。字线是形成与竖直位线的交叉点（junction）的存储器阵列内的水平线。在每一个交叉点处，各种组件被布置成存储表示数据的一位或多位的电荷。每一个字线可以以依照取回特定数据的需要的变化的速率进行访问。接收过多访问或激活可能导致邻近行中的降级从而影响存储器设备100。
虽然图示为不同的组件，但是存储器设备100和模拟电路104A-n可以可替换地组合和封装为单个设备，例如单个DRAM设备。虽然本公开的其余部分将讨论其中组件可以独立于彼此进行讨论和/或图示为分离组件的各种示例，但是本公开不因此受限。
参照图2，图示了依照本公开的另一***。该***包括具有行地址寄存器202、行地址解码器204、存储器阵列200、多个模拟电路检测器206、存储器寄存器208和存储器控制器210的存储器设备。
在所图示的示例中，行地址寄存器可以接收针对存储在存储器阵列200的各种行中的数据的多个请求。行地址寄存器200可以将请求传递到行地址解码器204，其可以使存储器阵列200内的所请求的行带电或者对其进行访问。当做出对存储器阵列200内的特定行的多次访问时，耦合到行的模拟电路检测器206可以确定其相应字线或行是否在刷新之间已经至少以预确定的速率被访问。
例如，假定字线或行已经至少以预确定的速率被访问，所述预确定的速率可以为近似64毫秒的周期内近似3.1e6次访问，耦合到相应字线208的模拟电路检测器206可以向存储器控制器210发送警报。在各种示例中，警报可以是高或低逻辑信号。
存储器寄存器208可以耦合到每一个模拟电路检测器206。此外，为了向存储器控制器210发送警报，模拟电路检测器206可以触发至少以预确定的速率被访问的特定行地址被存储在存储器寄存器208内。结果，存储器寄存器208可以存储与模拟电路206确定在刷新之间已经以预确定的速率被访问的字线相关联的地址。
当接收到警报时，存储器控制器210可以命令存储器阵列200激活被受锤打行影响的字线。在各种示例中，这可以包括对受锤打行和/或一个或多个邻近行的刷新。如本文所使用的，邻近行是被受锤打行的重复访问影响的任何行。当刷新行后，存储器控制器210可以重置模拟电路检测器并且清除（flush）存储器寄存器208。
参照图3，图示了模拟电路的一个示例的电路图。模拟电路300包括带通滤波器302、多个晶体管T2和T1和逻辑门L1。模拟电路300耦合到单独的字线，在所图示的示例中，字线n（WLn）。模拟电路的组件被确定和选择成当激活或访问速率超过阈值时生成警报。
模拟电路300包括带通滤波器302。带通滤波器还包括微分器304、二极管D1和积分器306。微分器304和积分器306中的每一个还包括包含电阻器和电容器的附加模拟组件。各种模拟组件的值被选择成使得激活或访问速率在其达到或超过阈值时将触发给存储器控制器的警报。
参照图3和图4，讨论模拟电路300的说明性示例和模拟电路300对超过阈值的访问速率的响应。如之前所提到的，模拟电路300是耦合到多个字线的许多模拟电路中的一个。为了简化，讨论将参考单个字线WLn。
节点N1直接耦合到字线WLn，并且照此无论何时访问WLn都接收信号。如在图4中看到的，图示了具有重复访问的信号402。将信号402提供给模拟电路300，并且更具体地，将行访问脉冲402传递到包括电容器C1和电阻器R1的微分器304。微分器304一般作为高通滤波器起作用，其将行访问信号402的行访问脉冲的边沿转换成脉冲。
参照节点N2，已经通过高通滤波器（例如微分器304）处理了行访问信号以形成如在信号404中看到的信号。多个脉冲来自正脉冲和负脉冲二者。为了对负脉冲进行滤波，或者相反地，为了选择与字线的正转变相关联的正脉冲，二极管D1耦合到节点N2。二极管D1的输出图示为信号406。
在与字线的负转变相关联的负转变被滤波的情况下，将信号406输入到积分器306。积分器306包括组件R2和C2。积分器306一般作为低通滤波器起作用。积分器306和其中的组件被选择成使得如果行访问信号超过预确定的阈值，则电容器C2积累（buildup）充足的电荷以满足晶体管T1的栅极电压。换言之，积分器306要确定与字线访问信号的正转变相关联的脉冲是否超过预确定的阈值。
如在图4中看到的，在节点N4处，信号408可以取决于针对字线WLn的访问请求的频率而建立或消散。这是针对R2、R3和C2选择的值的结果。当积累到阈值电压时，T1可以接通并且降低到逻辑门L1中的电压。逻辑门L1被图示为NAND门，但是可以取决于使用高或低逻辑来生成警报而包括其它逻辑。在该实例中，低信号可以有效地迫使L1的输出为高，从而发信号通知针对WLn的警报。一旦被触发，存储器控制器（未图示）可以轮询存储器寄存器并且取回已经被锤打的一个或多个行地址。
一旦被触发，存储器控制器可以刷新存储器阵列并且使模拟电路300重置。使模拟电路300重置可以包括使用联系于晶体管T2的重置线。一旦被触发，晶体管T2上的栅极电压可以消散从而将电路重置在初始状态。
参照图5和6，图示了依照本公开的示例的流程图。流程图可以图示与前述各图中所描述的示例***相关联的各种要素。流程图仅仅是示例性的，其不意指将本公开限制到步骤的任何特定次序或数目。
参照图5，流程图500可以开始并且进行到502，其中诸如参照图1-3所描述的***可以经由模拟电路确定与存储器设备相关联的存储器行的访问速率是否超过阈值。在各种示例中，所述阈值可以被确定成使得满足或超过它指示受锤打行，或者可替换地，所述阈值可以被确定成使得满足或超过它指示受锤打行的高可能性。
响应于确定访问速率超过预确定的阈值，在504处，模拟电路可以生成警报以指示存储在与存储器行的邻近行中的数据的可能的损坏（corruption）。警报可以是基于高或低逻辑信号的。当在504处生成警报后，流程图可以结束。
参照图6，图示了依照本公开的另一示例。流程图600可以开始并且进行到602，其中诸如带通滤波器之类的模拟电路可以确定与存储器设备相关联的存储器行的访问速率是否超过阈值。所述确定可以包括将行访问信号的边沿转换成多个脉冲。在604处，带通滤波器可以通过对任何负脉冲进行滤波来从多个脉冲中选择正脉冲。如图3中所图示的，这可以经由二极管D1完成。当选择正脉冲后，在606处，带通滤波器可以监视正脉冲的频率。
在监视正脉冲的频率中，在608处做出关于平均访问速率是否超过阈值的确定。在一个示例中，确定访问速率是否超过阈值包括确定访问速率是否超过近似64毫秒的刷新周期内近似3.1e6次访问。如果平均访问速率未超过阈值，流程图可以返回到602。如果平均访问速率确实超过阈值，流程图可以继续到610，其中可以将与存储器行相关联的行地址存储在诸如图2的存储器寄存器208之类的存储器寄存器内。
在610处受锤打存储器行的行地址被存储在存储器寄存器内的情况下，在612处逻辑电路可以用于组合来自其它存储器行的警报。在一个示例中，警报可以与至少一个其它警报组合。所利用的逻辑电路可以被配置成指示响应于来自一个或多个模拟电路的一个或多个警报信号的错误。在图3所图示的示例中，利用NAND门。在614处，然后可以将经组合的警报传输到存储器控制器。存储器控制器然后可以针对一个或多个受锤打行轮询存储器寄存器并且在616处刷新任何邻近行。当刷新任何邻近行后，存储器控制器可以在618处重置模拟电路并且从存储器寄存器清除任何行地址。流程图然后可以结束。
参照图7，图示了依照本公开的示例的包括其上存储有编程指令的非暂时性存储介质的***的框图。***700包括与存储器设备相关联的存储器阵列702。此外，***700包括存储器控制器704、模拟电路706和其上存储有指令710的非暂时性存储介质708。
在所图示的示例中，存储器控制器704可以被配置成读取和执行存储在存储介质708上的指令710。虽然图示为不同的组件，但是本领域普通技术人员将容易理解到，如所图示的各种组件可以合并到其他组件中。
依照图7，存储器控制器704可以从模拟电路706接收存储器阵列702的字线在刷新周期内已经被访问至少预确定的次数的指示。模拟电路706可以是如参照前述各图描述的电路。响应于该指示，存储器控制器704可以刷新与存储器阵列的字线的邻近字线以防止存储器错误。刷新邻近字线可以包括读取和写入与邻近字线相关联的各种单元的数据。
一旦已经刷新了各种字线，存储器控制器704可以被配置成重置模拟电路。重置模拟电路可以包括清除一个或多个存储器寄存器并且使各种电压（例如联系于图3中的T1的晶体管栅极的那些电压）放电。
虽然本文已经公开了有限数目的示例，但是已经受益于本公开的本领域技术人员将从其中领会到众多修改和变型。例如，如之前所讨论的，明确设想到本文所描述的各种方法可以在单独的组件（例如DRAM自身）内实现。意图在于随附权利要求涵盖所有这样的修改和变型。

Claims (15)

1.一种方法，包括：
经由模拟电路确定与存储器设备相关联的存储器行的访问速率在刷新之间是否超过阈值；以及
响应于访问速率超过阈值的确定而经由模拟电路生成指示存储在与所述存储器行的邻近行中的数据的可能的损坏的警报。
2.权利要求1的方法，其中确定访问速率在刷新之间是否超过阈值包括：
经由带通滤波器确定与存储器设备相关联的存储器行的访问速率是否超过每近似64毫秒近似3.1e6次访问。
3.权利要求1的方法，其中确定访问速率是否超过阈值包括：
经由带通滤波器将行访问信号的边沿转换成多个脉冲；
经由带通滤波器选择所述多个脉冲中的正脉冲；以及
经由带通滤波器监视所述多个脉冲中的正脉冲的频率。
4.权利要求3的方法，其中经由带通滤波器监视所述多个脉冲中的正脉冲的频率包括：
经由带通滤波器确定正脉冲的频率指示在刷新之间超过阈值的平均访问速率。
5.权利要求1的方法，还包括：
经由模拟电路将所述存储器行的地址存储在存储器寄存器中。
6.权利要求1的方法，其中所述生成包括：
经由模拟电路将警报与关联于另一存储器行的至少另一警报相组合；以及
将经组合的警报传输到存储器控制器。
7.权利要求1的方法，还包括：
刷新邻近行；以及
重置模拟电路。
8.一种***，包括：
包括多个字线的存储器设备；以及
耦合到多个字线中的每一个的模拟电路，其中每一个模拟电路确定其相应字线是否在刷新之间已经至少以预确定的速率被访问。
9.权利要求8的存储器设备，还包括：
耦合到每一个模拟电路的存储器寄存器，其中所述存储器寄存器存储与模拟电路确定在刷新之间已经至少以预确定的速率被访问的字线相关联的地址。
10.权利要求8的***，其中所述模拟电路包括：
将字线访问信号的边沿转换成脉冲的微分器；
耦合到微分器以选择与字线访问信号的正转变相关联的脉冲的二极管；以及
耦合到二极管的积分器，其中所述积分器确定与字线访问信号的正转变相关联的脉冲是否超过预确定的阈值。
11.权利要求10的***，其中所述积分器包括：
多个组件，其包括被选择成使得大于近似64毫秒中的近似3.1e6字线访问信号的平均字线激活速率的值。
12.权利要求8的***，还包括：
耦合到多个字线中的每一个的模拟电路的逻辑门，其中所述逻辑门生成指示至少一个字线在刷新之间已经至少以预确定的速率被访问的聚合信号。
13.权利要求8的***，还包括：
耦合到存储器设备的存储器控制器，其中所述存储器控制器命令存储器设备激活邻近于已经至少以预确定的速率被访问的相应字线的字线。
14.一种包括存储由基于处理器的***可读的指令的非暂时性存储介质的制品，所述指令当由基于处理器的***执行时使基于处理器的***：
从模拟电路接收存储器设备的字线在刷新周期内已经被访问至少预确定的次数的指示；以及
刷新与存储器设备的字线的邻近字线以防止存储器错误。
15.权利要求14的制品，其中所述指令当由基于处理器的***执行时使基于处理器的***：
重置模拟电路。
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