CN105227176A - 一种混合型puf电路 - Google Patents

Abstract

本发明公开了一种混合型PUF电路，包括基本PUF电路和控制PUF电路，判决型PUF电路实现基本PUF电路，寄存器和上电初始值PUF电路交替设置来实现控制PUF电路，寄存器内存储的控制信号和上电初始值PUF电路生成的信号拼接后形成生n位激励信号作为基本PUF电路的使能信号，每一位激励信号在基本PUF电路中需要通过第一延迟电路单元和第二延迟电路单元构成的两条不同的延迟路径，该基本PUF电路的输出数据是由两条延迟路径之间的延迟差产生，在这两条延迟路径中，每个延迟电路单元根据相应的激励信号完成开关操作，决定上升沿信号按照直线传播或者交叉传播，并最终通过判决器生成PUF输出信号；优点是具有较高的可靠性和随机性，防御模型攻击和机器学习攻击的能力均较强。

Description

一种混合型PUF电路

技术领域

本发明涉及一种PUF电路，尤其是涉及一种混合型PUF电路。

背景技术

物理不可克隆函数电路(PUF)利用芯片制造过程不可控的随机性变化，生成低成本的密钥信息，将其应用于IC身份验证中，来防止克隆、模仿和伪造电路等。在实际的加密技术中，PUF电路通过提取芯片的纹理特征生成无限多个特有的密钥信息，可用于器件的身份验证和安全应用程序，能够提高***安全性和可靠性，已被广泛应用于安全领域和防伪芯片。此外，单个PUF电路的数据必须易于提取，即使已知它的电路结构和制造过程，也无法复制出相同的输出数据。电路行为级的偏差包括制造过程偏差和电路参数(例如，延迟、阈值电压、电阻值和电流)，利用这些偏差的变化构造不同类型的PUF电路。Lim在CMOS电路下提出基于金属线和晶体管随机延时的判决型PUF电路。Ying设计128位、1.6pJ/bit、稳定性达96％的芯片识别PUF电路。Mathew设计一种采用内置扫描链输出基于电路时延的物理不可克隆函数电路(DScanPUF)。Alvarez研究65纳米工艺下不稳定数据<2％，且单位输出能耗为15fJ的PUF电路。关于新型PUF电路的研究呈逐渐增长的趋势。

目前，PUF电路经常遇到的攻击以模型攻击和机器学习攻击为主。如何应对这些攻击来提高PUF电路的安全性是目前PUF电路重要的研究方向。众所周知，上电初始值PUF电路和判决型PUF电路由于其自身的优势，成为硅PUF电路中为使用最广泛、最有效的PUF类型。上电初始值PUF电路在应对模型攻击方面具有优异的效果，但是应对机器学习攻击的效果一般；而判决型PUF电路在应对机器学习攻击方面具有优异的效果，但是应对模型攻击方面的效果一般。究其原因，上述两种PUF电路可靠性和随机性都不太高，难以同时防御模型攻击和机器学习攻击。

鉴此，结合上电初始值PUF电路和判决型PUF电路来设计一种具有较高的可靠性和随机性的混合型PUF电路，由此提高PUF电路同时防御模型攻击和机器学习攻击的能力具有重要意义。

发明内容

本发明所要解决的技术问题是提供一种具有较高的可靠性和随机性的混合型PUF电路，该混合型PUF电路可以防御模型攻击和机器学习攻击的能力均较强。

本发明解决上述技术问题所采用的技术方案为：一种混合型PUF电路，包括基本PUF电路和控制PUF电路，所述的基本PUF电路为判决型PUF电路；

所述的基本PUF电路包括判决器和n位延迟电路，所述的判决器具有第一输入端、第二输入端和输出端，所述的延迟电路由两个延迟电路单元组成，所述的延迟电路单元具有第一输入端、第二输入端、输出端和使能端，两个延迟电路单元分别为第一延迟电路单元和第二延迟电路单元，所述的延迟电路中第一延迟电路单元的第一输入端和第二延迟电路单元的第一输入端连接且其连接端为所述的延迟电路的第一输入端，所述的延迟电路中第一延迟电路单元的第二输入端和第二延迟电路单元的第二输入端连接且其连接端为所述的延迟电路的第二输入端，所述的延迟电路中第一延迟电路单元的输出端为所述的延迟电路的第一输出端，所述的延迟电路中第二延迟电路单元的输出端为所述的延迟电路的第二输出端，n为大于等于2的整数；

第m位延迟电路的第一输出端和第m+1位延迟电路的第一输入端连接，第m位延迟电路的第二输出端和第m+1位延迟电路的第二输入端连接，第n位延迟电路的第一输出端与所述的判决器的第一输入端连接，第n位延迟电路的第二输出端与所述的判决器的第二输入端连接；m＝1，2，…，n-1；

所述的控制PUF电路包括n位控制信号产生电路，第2k+1位控制信号产生电路为寄存器，第2j位控制信号产生电路为上电初始值PUF电路，所述的寄存器用于存储并输出外部输入的控制信号；当n为奇数时，k＝0，1,2，…，(n-1)/2；j＝1,2，…，(n-1)/2；当n为偶数时，k＝0，1,2，…，(n-2)/2；j＝1,2，…，n/2；第g位控制信号产生电路的输出端分别与第g位延迟电路中第一延迟电路单元的使能端和第二延迟电路单元的使能端连接，g＝1，2，…，n；

第1位延迟电路的第一输入端和第二输入端连接且其连接端为所述的混合型PUF电路的输入端，所述的判决器的输出端为所述的混合型PUF电路的输出端。

所述的上电初始值PUF电路包括第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管和第七NMOS管；

所述的第一PMOS管的源极、所述的第二PMOS管的源极、所述的第三PMOS管的源极和所述的第四PMOS管的源极连接且其连接端接入电源；所述的第一PMOS管的栅极和所述的第四PMOS管的栅极连接且其连接端为所述的上电初始值PUF电路的复位端，所述的第一PMOS管的漏极、所述的第二PMOS管的漏极、所述的第三PMOS管的栅极、所述的第一NMOS管的漏极、所述的第三NMOS管的栅极、所述的第四NMOS管的栅极和所述的第六NMOS管的漏极连接；

所述的第六NMOS管的源极为所述的上电初始值PUF电路的输入端，所述的第六NMOS管的栅极和所述的第七NMOS管的栅极连接，所述的第一NMOS管的源极和所述的第二NMOS管的漏极连接，所述的第二NMOS管的源极、所述的第四NMOS管的源极和所述的第五NMOS管的漏极连接，所述的第五NMOS管的源极接地，所述的第二PMOS管的栅极、所述的第三PMOS管的漏极、所述的第四PMOS管的漏极、所述的第一NMOS管的栅极、所述的第二NMOS管的栅极、所述的第三NMOS管的漏极和所述的第七NMOS管的漏极连接，所述的第七NMOS管的源极为所述的上电初始值PUF电路的输出端，所述的第三NMOS管的源极和所述的第四NMOS管的漏极连接，所述的第五NMOS管的栅极为所述的上电初始值PUF电路使能端。该上电初始值电路采用PMOS双端预充电技术，预充电速度快，同时其采用NMOS管堆叠方式，降低电路的漏电流。

所述的延迟电路单元包括第五PMOS管、第六PMOS管、第七PMOS管、第八PMOS管、第九PMOS管、第十PMOS管、第八NMOS管、第九NMOS管、第十NMOS管、第十一NMOS管、第十二NMOS管、第十三NMOS管、第一反相器和第二反相器；

所述的第五PMOS管的源极、所述的第七PMOS管的源极、所述的第八PMOS管的源极和所述的第十PMOS管的源极连接且其连接端接入电源；

所述的第五PMOS管的栅极和所述的第八NMOS管的栅极连接且其连接端为所述的延迟电路单元的第一输入端，所述的第八PMOS管的栅极和所述的第十一NMOS管的栅极连接且其连接端为所述的延迟电路单元的第二输入端，所述的第五PMOS管的漏极、所述的第八NMOS管的漏极、所述的第六PMOS管的漏极和所述的第九NMOS管的漏极连接，所述的第六PMOS管的栅极和所述的第一反相器的输出端连接，所述的第一反相器的输入端和所述的第九NMOS管的栅极连接，所述的第七PMOS管的漏极、所述的第十NMOS管的漏极、所述的第十PMOS管的漏极和所述的第十三NMOS管的漏极连接且其连接端为所述的延迟电路单元的输出端，所述的第八NMOS管的源极和所述的第十NMOS管的源极均接地；所述的第九NMOS管的源极和所述的第十NMOS管的栅极连接，所述的第六PMOS管的源极和所述的第七PMOS管的栅极连接，所述的第八PMOS管的漏极、所述的第十一NMOS管的漏极、所述的第十二NMOS管的漏极和所述的第九PMOS管的漏极连接，所述的第十二NMOS管的栅极和所述的第二反相器的输入端连接，所述的第二反相器的输出端和所述的第九PMOS管的栅极连接，所述的第十二NMOS管的源极和所述的第十PMOS管的栅极连接，所述的第十三NMOS管的栅极和所述的第九PMOS管的源极连接，所述的第十一NMOS管的源极和所述的第十三NMOS管的源极均接地。该延迟电路单元利用NMOS管和PMOS管的阈值损失，增加工艺偏差对单级延迟电路的作用。

所述的判决器包括第十一PMOS管、第十二PMOS管、第十三PMOS管、第十四PMOS管、第十五PMOS管、第十六PMOS管、第十七PMOS管、第十八PMOS管、第十九PMOS管、第十四NMOS管、第十五NMOS管、第十六NMOS管、第十七NMOS管、第十八NMOS管、第十九NMOS管、第二十NMOS管、第二十一NMOS管、第二十二NMOS管、第三反相器和第四反相器；

所述的第十一PMOS管的源极、所述的第十四PMOS管的源极、所述的第十五PMOS管的源极、所述的第十八PMOS管的源极和所述的第十九PMOS管的源极均接入电源，所述的第十一PMOS管的漏极和所述的第十四NMOS管的漏极连接且其连接端为所述的判决器的第一输入端，所述的第十一PMOS管的栅极和所述的第十二PMOS管的源极连接，所述的第十二PMOS管的栅极、所述的第十七PMOS管的栅极、所述的第十六NMOS管的栅极和所述的第十九NMOS管的栅极连接且其连接端为所述的判决器的第二输入端，所述的第十二PMOS管的漏极、所述的第十五NMOS管的漏极、所述的第十三PMOS管的源极、所述的第十六NMOS管的源极和所述的第三反相器的输入端连接，所述的第十五NMOS管的源极和所述的第十四NMOS管的栅极连接，所述的第十四NMOS管的源极、所述的第十七NMOS管的源极、所述的第十八NMOS管的源极、所述的第二十一NMOS管的源极和所述的第二十二NMOS管的源极均接地，所述的第十三PMOS管的栅极、所述的第十六PMOS管的栅极、所述的第十五NMOS管的栅极和第二十NMOS管的栅极连接且其连接端为所述的判决器的时钟信号输入端，所述的第十三PMOS管的漏极和所述的第十四PMOS管的栅极连接，所述的第十六NMOS管的漏极和所述的第十七NNOS管的栅极连接，所述的第十四PMOS管的漏极、所述的第十七NMOS管的漏极、所述的第三反相器的输入端、所述的第十五PMOS管的漏极和所述的第十八NMOS管的漏极连接，所述的第十五PMOS管的栅极和所述的第十六PMOS管的源极连接，所述的第十八NMOS管的栅极和所述的第十九NMOS管的源极连接，所述的第十六PMOS管的漏极、所述的第十九NMOS管的漏极、所述的第十七PMOS管的源极、所述的第四反相器的输入端、所述的第二十NMOS管的源极、所述的第十九PMOS管的漏极和所述的第二十二NMOS管的漏极连接，所述的第十七PMOS管的漏极和所述的第十八PMOS管的栅极连接，所述的第二十NMOS管的漏极和所述的第二十一NMOS管的栅极连接，所述的第十八PMOS管的漏极、所述的第四反相器的输出端和所述的第二十一NMOS管的漏极连接，所述的第十九PMOS管的栅极和所述的第二十二NMOS管的栅极连接且其连接端为所述的判决器的输出端；该判决器电路响应速度快、输出稳定。

与现有技术相比，本发明的优点在于通过：判决型PUF电路来实现基本PUF电路的功能，通过寄存器和上电初始值PUF电路的交替设置来实现控制PUF电路的功能，寄存器内存储的控制信号和上电初始值PUF电路生成的信号交叉拼接后形成生n位激励信号作为基本PUF电路中n位延迟电路的使能信号去控制基本PUF电路的工作过程，每一位激励信号在基本PUF电路中需要通过由延迟电路的第一延迟电路单元和第二延迟电路单元分别构成的两条不同的延迟路径，该基本PUF电路的输出数据是由两条延迟路径之间的延迟差产生，在这两条延迟路径中，每个延迟电路单元根据相应的激励信号完成开关操作，决定上升沿信号按照直线传播或者交叉传播，并最终通过判决器生成PUF输出信号，在产生PUF输出信号的过程中控制PUF电路的工作过程具有非线性特性，无法采用数学模型来表示，并且基本PUF电路在应对机器学习攻击方面具有优异的效果，由此本发明的混合型PUF电路具有较高的可靠性和随机性，防御模型攻击和机器学习攻击的能力均较强。

附图说明

图1为本发明的混合型PUF电路的结构原理框图；

图2为本发明的上电初始值PUF电路的电路图；

图3为本发明的延迟电路单元的电路图；

图4为本发明的延迟电路单元的符号图；

图5为本发明的延迟电路的结构图；

图6为本发明的延迟电路的符号图；

图7为本发明的判决器的电路图；

图8为本发明的混合型PUF电路的时间序列图；

图9为本发明的延迟电路单元的电压趋势图；

图10为本发明的延迟电路单元的仿真图。

具体实施方式

以下结合附图实施例对本发明作进一步详细描述。

实施例一：如图1所示，一种混合型PUF电路，包括基本PUF电路和控制PUF电路，基本PUF电路为判决型PUF电路；

基本PUF电路包括判决器和n位延迟电路，判决器具有第一输入端、第二输入端和输出端，延迟电路由两个延迟电路单元组成，延迟电路单元具有第一输入端、第二输入端、输出端和使能端，两个延迟电路单元分别为第一延迟电路单元和第二延迟电路单元，延迟电路中第一延迟电路单元的第一输入端和第二延迟电路单元的第一输入端连接且其连接端为延迟电路的第一输入端，延迟电路中第一延迟电路单元的第二输入端和第二延迟电路单元的第二输入端连接且其连接端为延迟电路的第二输入端，延迟电路中第一延迟电路单元的输出端为延迟电路的第一输出端，延迟电路中第二延迟电路单元的输出端为延迟电路的第二输出端，n为大于等于2的整数；

第m位延迟电路的第一输出端和第m+1位延迟电路的第一输入端连接，第m位延迟电路的第二输出端和第m+1位延迟电路的第二输入端连接，第n位延迟电路的第一输出端与判决器的第一输入端连接，第n位延迟电路的第二输出端与判决器的第二输入端连接；m＝1，2，…，n-1；

控制PUF电路包括n位控制信号产生电路，第2k+1位控制信号产生电路为寄存器，第2j位控制信号产生电路为上电初始值PUF电路，寄存器用于存储并输出外部输入的控制信号；当n为奇数时，k＝0，1,2，…，(n-1)/2；j＝1,2，…，(n-1)/2；当n为偶数时，k＝0，1,2，…，(n-2)/2；j＝1,2，…，n/2；第g位控制信号产生电路的输出端分别与第g位延迟电路中第一延迟电路单元的使能端和第二延迟电路单元的使能端连接，g＝1，2，…，n；

第1位延迟电路的第一输入端和第二输入端连接且其连接端为混合型PUF电路的输入端，判决器的输出端为混合型PUF电路的输出端。

本实施例中，寄存器、上电初始值PUF电路、延迟电路和判决器均可采用其技术领域的成熟产品。

实施例二：如图1-图7所示，一种混合型PUF电路，包括基本PUF电路和控制PUF电路，基本PUF电路为判决型PUF电路；

基本PUF电路包括判决器和n位延迟电路，判决器具有第一输入端、第二输入端和输出端，延迟电路由两个延迟电路单元组成，延迟电路单元具有第一输入端、第二输入端、输出端和使能端，两个延迟电路单元分别为第一延迟电路单元和第二延迟电路单元，延迟电路中第一延迟电路单元的第一输入端和第二延迟电路单元的第一输入端连接且其连接端为延迟电路的第一输入端，延迟电路中第一延迟电路单元的第二输入端和第二延迟电路单元的第二输入端连接且其连接端为延迟电路的第二输入端，延迟电路中第一延迟电路单元的输出端为延迟电路的第一输出端，延迟电路中第二延迟电路单元的输出端为延迟电路的第二输出端，n为大于等于2的整数；

第m位延迟电路的第一输出端和第m+1位延迟电路的第一输入端连接，第m位延迟电路的第二输出端和第m+1位延迟电路的第二输入端连接，第n位延迟电路的第一输出端与判决器的第一输入端连接，第n位延迟电路的第二输出端与判决器的第二输入端连接；m＝1，2，…，n-1；

控制PUF电路包括n位控制信号产生电路，第2k+1位控制信号产生电路为寄存器，第2j位控制信号产生电路为上电初始值PUF电路，寄存器用于存储并输出外部输入的控制信号；当n为奇数时，k＝0，1,2，…，(n-1)/2；j＝1,2，…，(n-1)/2；当n为偶数时，k＝0，1,2，…，(n-2)/2；j＝1,2，…，n/2；第g位控制信号产生电路的输出端分别与第g位延迟电路中第一延迟电路单元的使能端和第二延迟电路单元的使能端连接，g＝1，2，…，n；

第1位延迟电路的第一输入端和第二输入端连接且其连接端为混合型PUF电路的输入端，判决器的输出端为混合型PUF电路的输出端。

本实施例中，上电初始值PUF电路包括第一PMOS管P1、第二PMOS管P2、第三PMOS管P3、第四PMOS管P4、第一NMOS管N1、第二NMOS管N2、第三NMOS管N3、第四NMOS管N4、第五NMOS管N5、第六NMOS管N6和第七NMOS管N7；

第一PMOS管P1的源极、第二PMOS管P2的源极、第三PMOS管P3的源极和第四PMOS管P4的源极连接且其连接端接入电源；第一PMOS管P1的栅极和第四PMOS管P4的栅极连接且其连接端为上电初始值PUF电路的复位端，第一PMOS管P1的漏极、第二PMOS管P2的漏极、第三PMOS管P3的栅极、第一NMOS管N1的漏极、第三NMOS管N3的栅极、第四NMOS管N4的栅极和第六NMOS管N6的漏极连接；

第六NMOS管N6的源极为上电初始值PUF电路的输入端，第六NMOS管N6的栅极和第七NMOS管N7的栅极连接，第一NMOS管N1的源极和第二NMOS管N2的漏极连接，第二NMOS管N2的源极、第四NMOS管N4的源极和第五NMOS管N5的漏极连接，第五NMOS管N5的源极接地，第二PMOS管P2的栅极、第三PMOS管P3的漏极、第四PMOS管P4的漏极、第一NMOS管N1的栅极、第二NMOS管N2的栅极、第三NMOS管N3的漏极和第七NMOS管N7的漏极连接，第七NMOS管N7的源极为上电初始值PUF电路的输出端，第三NMOS管N3的源极和第四NMOS管N4的漏极连接，第五NMOS管N5的栅极为上电初始值PUF电路使能端。

本实施例中，延迟电路单元包括第五PMOS管P5、第六PMOS管P6、第七PMOS管P7、第八PMOS管P8、第九PMOS管P9、第十PMOS管P10、第八NMOS管N8、第九NMOS管N9、第十NMOS管N10、第十一NMOS管N11、第十二NMOS管N12、第十三NMOS管N13、第一反相器和第二反相器；

第五PMOS管P5的源极、第七PMOS管P7的源极、第八PMOS管P8的源极和第十PMOS管P10的源极连接且其连接端接入电源；

第五PMOS管P5的栅极和第八NMOS管N8的栅极连接且其连接端为延迟电路单元的第一输入端，第八PMOS管P8的栅极和第十一NMOS管N11的栅极连接且其连接端为延迟电路单元的第二输入端，第五PMOS管P5的漏极、第八NMOS管N8的漏极、第六PMOS管P6的漏极和第九NMOS管N9的漏极连接，第六PMOS管P6的栅极和第一反相器的输出端连接，第一反相器的输入端和第九NMOS管N9的栅极连接，第七PMOS管P7的漏极、第十NMOS管N10的漏极、第十PMOS管P10的漏极和第十三NMOS管N13的漏极连接且其连接端为延迟电路单元的输出端，第八NMOS管N8的源极和第十NMOS管N10的源极均接地；第九NMOS管N9的源极和第十NMOS管N10的栅极连接，第六PMOS管P6的源极和第七PMOS管P7的栅极连接，第八PMOS管P8的漏极、第十一NMOS管N11的漏极、第十二NMOS管N12的漏极和第九PMOS管P9的漏极连接，第十二NMOS管N12的栅极和第二反相器的输入端连接，第二反相器的输出端和第九PMOS管P9的栅极连接，第十二NMOS管N12的源极和第十PMOS管P10的栅极连接，第十三NMOS管N13的栅极和第九PMOS管P9的源极连接，第十一NMOS管N11的源极和第十三NMOS管N13的源极均接地。

本实施例中，判决器包括第十一PMOS管P11、第十二PMOS管P12、第十三PMOS管P13、第十四PMOS管P14、第十五PMOS管P15、第十六PMOS管P16、第十七PMOS管P17、第十八PMOS管P18、第十九PMOS管P19、第十四NMOS管N14、第十五NMOS管N15、第十六NMOS管N16、第十七NMOS管N17、第十八NMOS管N18、第十九NMOS管N19、第二十NMOS管N20、第二十一NMOS管N21、第二十二NMOS管N22、第三反相器和第四反相器；

第十一PMOS管P11的源极、第十四PMOS管P14的源极、第十五PMOS管P15的源极、第十八PMOS管P18的源极和第十九PMOS管P19的源极均接入电源，第十一PMOS管P11的漏极和第十四NMOS管N14的漏极连接且其连接端为判决器的第一输入端，第十一PMOS管P11的栅极和第十二PMOS管P12的源极连接，第十二PMOS管P12的栅极、第十七PMOS管P17的栅极、第十六NMOS管N16的栅极和第十九NMOS管N19的栅极连接且其连接端为判决器的第二输入端，第十二PMOS管P12的漏极、第十五NMOS管N15的漏极、第十三PMOS管P13的源极、第十六NMOS管N16的源极和第三反相器的输入端连接，第十五NMOS管N15的源极和第十四NMOS管N14的栅极连接，第十四NMOS管N14的源极、第十七NMOS管N17的源极、第十八NMOS管N18的源极、第二十一NMOS管N21的源极和第二十二NMOS管N22的源极均接地，第十三PMOS管P13的栅极、第十六PMOS管P16的栅极、第十五NMOS管N15的栅极和第二十NMOS管N20的栅极连接且其连接端为判决器的时钟信号输入端，第十三PMOS管P13的漏极和第十四PMOS管P14的栅极连接，第十六NMOS管N16的漏极和第十七NNOS管的栅极连接，第十四PMOS管P14的漏极、第十七NMOS管N17的漏极、第三反相器的输入端、第十五PMOS管P15的漏极和第十八NMOS管N18的漏极连接，第十五PMOS管P15的栅极和第十六PMOS管P16的源极连接，第十八NMOS管N18的栅极和第十九NMOS管N19的源极连接，第十六PMOS管P16的漏极、第十九NMOS管N19的漏极、第十七PMOS管P17的源极、第四反相器的输入端、第二十NMOS管N20的源极、第十九PMOS管P19的漏极和第二十二NMOS管N22的漏极连接，第十七PMOS管P17的漏极和第十八PMOS管P18的栅极连接，第二十NMOS管N20的漏极和第二十一NMOS管N21的栅极连接，第十八PMOS管P18的漏极、第四反相器的输出端和第二十一NMOS管N21的漏极连接，第十九PMOS管P19的栅极和第二十二NMOS管N22的栅极连接且其连接端为判决器的输出端。

本实施例的混合型PUF电路的时序简化图如图8所示。分析图8可知，上电初始值PUF电路在使能信号EN有效后生成输出数据，然后判决型PUF电路根据n位激励信号充当开关，决定上升沿信号按照直线传播或者交叉传播，最后，判决器产生一个比特的输出响应作为混合型PUF的输出数据。

对本实施例的上电初始值PUF电路进行MonteCarlo仿真，其仿真图如图9所示，其仿真结果表明上电初始值PUF电路的通电行为。分析图9可知，起始点是0.6V预充电的开始条件，电压过渡趋势主要取决于过程变化，经过1000次模拟有480次为逻辑“1”和520次为逻辑“0”，它显示了该上电初始值PUF电路具有更好的随机性。

对本实施例的延迟电路单元进行MonteCarlo仿真，其仿真图如图10所示，延迟时间意味着从10％到90％的电源电压。仿真结果表明，延迟电路单元的延迟时间具有很高的随机性特征。

混合型PUF电路的输出的响应取决于控制PUF电路产生的激励信号，并且在每个IC制造之后的输出响应将是永久性不变的，但是也存在由于环境的变化某几位数据发生变化的可能。本实施例的混合型PUF电路的性能总结如表1所示。与非模型混合PUF电路的性能比较，我们设计上电初始值PUF电路和判决型PUF电路并将其合成各种类型的PUF电路的优势，可以达到增强防御模型攻击和机器学习攻击等优点，其与相关文献中相应电路性能对比如下表1所示。

表1.混合型PUF电路与相关文献比较.

Claims (4)

1.一种混合型PUF电路，其特征在于包括基本PUF电路和控制PUF电路，所述的基本PUF电路为判决型PUF电路；

所述的基本PUF电路包括判决器和n位延迟电路，所述的判决器具有第一输入端、第二输入端和输出端，所述的延迟电路由两个延迟电路单元组成，所述的延迟电路单元具有第一输入端、第二输入端、输出端和使能端，两个延迟电路单元分别为第一延迟电路单元和第二延迟电路单元，所述的延迟电路中第一延迟电路单元的第一输入端和第二延迟电路单元的第一输入端连接且其连接端为所述的延迟电路的第一输入端，所述的延迟电路中第一延迟电路单元的第二输入端和第二延迟电路单元的第二输入端连接且其连接端为所述的延迟电路的第二输入端，所述的延迟电路中第一延迟电路单元的输出端为所述的延迟电路的第一输出端，所述的延迟电路中第二延迟电路单元的输出端为所述的延迟电路的第二输出端，n为大于等于2的整数；

第m位延迟电路的第一输出端和第m+1位延迟电路的第一输入端连接，第m位延迟电路的第二输出端和第m+1位延迟电路的第二输入端连接，第n位延迟电路的第一输出端与所述的判决器的第一输入端连接，第n位延迟电路的第二输出端与所述的判决器的第二输入端连接；m＝1，2，…，n-1；

所述的控制PUF电路包括n位控制信号产生电路，第2k+1位控制信号产生电路为寄存器，第2j位控制信号产生电路为上电初始值PUF电路，所述的寄存器用于存储并输出外部输入的控制信号；当n为奇数时，k＝0，1,2，…，(n-1)/2；j＝1,2，…，(n-1)/2；当n为偶数时，k＝0，1,2，…，(n-2)/2；j＝1,2，…，n/2；第g位控制信号产生电路的输出端分别与第g位延迟电路中第一延迟电路单元的使能端和第二延迟电路单元的使能端连接，g＝1，2，…，n，符号“/”表示除运算符号；

第1位延迟电路的第一输入端和第二输入端连接且其连接端为所述的混合型PUF电路的输入端，所述的判决器的输出端为所述的混合型PUF电路的输出端。

2.根据权利要求1所述的一种混合PUF电路，其特征在于所述的上电初始值PUF电路包括第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管和第七NMOS管；

所述的第一PMOS管的源极、所述的第二PMOS管的源极、所述的第三PMOS管的源极和所述的第四PMOS管的源极连接且其连接端接入电源；所述的第一PMOS管的栅极和所述的第四PMOS管的栅极连接且其连接端为所述的上电初始值PUF电路的复位端，所述的第一PMOS管的漏极、所述的第二PMOS管的漏极、所述的第三PMOS管的栅极、所述的第一NMOS管的漏极、所述的第三NMOS管的栅极、所述的第四NMOS管的栅极和所述的第六NMOS管的漏极连接；

所述的第六NMOS管的源极为所述的上电初始值PUF电路的输入端，所述的第六NMOS管的栅极和所述的第七NMOS管的栅极连接，所述的第一NMOS管的源极和所述的第二NMOS管的漏极连接，所述的第二NMOS管的源极、所述的第四NMOS管的源极和所述的第五NMOS管的漏极连接，所述的第五NMOS管的源极接地，所述的第二PMOS管的栅极、所述的第三PMOS管的漏极、所述的第四PMOS管的漏极、所述的第一NMOS管的栅极、所述的第二NMOS管的栅极、所述的第三NMOS管的漏极和所述的第七NMOS管的漏极连接，所述的第七NMOS管的源极为所述的上电初始值PUF电路的输出端，所述的第三NMOS管的源极和所述的第四NMOS管的漏极连接，所述的第五NMOS管的栅极为所述的上电初始值PUF电路使能端。

3.根据权利要求1所述的一种混合PUF电路，其特征在于所述的延迟电路单元包括第五PMOS管、第六PMOS管、第七PMOS管、第八PMOS管、第九PMOS管、第十PMOS管、第八NMOS管、第九NMOS管、第十NMOS管、第十一NMOS管、第十二NMOS管、第十三NMOS管、第一反相器和第二反相器；

所述的第五PMOS管的源极、所述的第七PMOS管的源极、所述的第八PMOS管的源极和所述的第十PMOS管的源极连接且其连接端接入电源；

所述的第五PMOS管的栅极和所述的第八NMOS管的栅极连接且其连接端为所述的延迟电路单元的第一输入端，所述的第八PMOS管的栅极和所述的第十一NMOS管的栅极连接且其连接端为所述的延迟电路单元的第二输入端，所述的第五PMOS管的漏极、所述的第八NMOS管的漏极、所述的第六PMOS管的漏极和所述的第九NMOS管的漏极连接，所述的第六PMOS管的栅极和所述的第一反相器的输出端连接，所述的第一反相器的输入端和所述的第九NMOS管的栅极连接，所述的第七PMOS管的漏极、所述的第十NMOS管的漏极、所述的第十PMOS管的漏极和所述的第十三NMOS管的漏极连接且其连接端为所述的延迟电路单元的输出端，所述的第八NMOS管的源极和所述的第十NMOS管的源极均接地；所述的第九NMOS管的源极和所述的第十NMOS管的栅极连接，所述的第六PMOS管的源极和所述的第七PMOS管的栅极连接，所述的第八PMOS管的漏极、所述的第十一NMOS管的漏极、所述的第十二NMOS管的漏极和所述的第九PMOS管的漏极连接，所述的第十二NMOS管的栅极和所述的第二反相器的输入端连接，所述的第二反相器的输出端和所述的第九PMOS管的栅极连接，所述的第十二NMOS管的源极和所述的第十PMOS管的栅极连接，所述的第十三NMOS管的栅极和所述的第九PMOS管的源极连接，所述的第十一NMOS管的源极和所述的第十三NMOS管的源极均接地。

4.根据权利要求1所述的一种混合型PUF电路，其特征在于所述的判决器包括第十一PMOS管、第十二PMOS管、第十三PMOS管、第十四PMOS管、第十五PMOS管、第十六PMOS管、第十七PMOS管、第十八PMOS管、第十九PMOS管、第十四NMOS管、第十五NMOS管、第十六NMOS管、第十七NMOS管、第十八NMOS管、第十九NMOS管、第二十NMOS管、第二十一NMOS管、第二十二NMOS管、第三反相器和第四反相器；

所述的第十一PMOS管的源极、所述的第十四PMOS管的源极、所述的第十五PMOS管的源极、所述的第十八PMOS管的源极和所述的第十九PMOS管的源极均接入电源，所述的第十一PMOS管的漏极和所述的第十四NMOS管的漏极连接且其连接端为所述的判决器的第一输入端，所述的第十一PMOS管的栅极和所述的第十二PMOS管的源极连接，所述的第十二PMOS管的栅极、所述的第十七PMOS管的栅极、所述的第十六NMOS管的栅极和所述的第十九NMOS管的栅极连接且其连接端为所述的判决器的第二输入端，所述的第十二PMOS管的漏极、所述的第十五NMOS管的漏极、所述的第十三PMOS管的源极、所述的第十六NMOS管的源极和所述的第三反相器的输入端连接，所述的第十五NMOS管的源极和所述的第十四NMOS管的栅极连接，所述的第十四NMOS管的源极、所述的第十七NMOS管的源极、所述的第十八NMOS管的源极、所述的第二十一NMOS管的源极和所述的第二十二NMOS管的源极均接地，所述的第十三PMOS管的栅极、所述的第十六PMOS管的栅极、所述的第十五NMOS管的栅极和第二十NMOS管的栅极连接且其连接端为所述的判决器的时钟信号输入端，所述的第十三PMOS管的漏极和所述的第十四PMOS管的栅极连接，所述的第十六NMOS管的漏极和所述的第十七NNOS管的栅极连接，所述的第十四PMOS管的漏极、所述的第十七NMOS管的漏极、所述的第三反相器的输入端、所述的第十五PMOS管的漏极和所述的第十八NMOS管的漏极连接，所述的第十五PMOS管的栅极和所述的第十六PMOS管的源极连接，所述的第十八NMOS管的栅极和所述的第十九NMOS管的源极连接，所述的第十六PMOS管的漏极、所述的第十九NMOS管的漏极、所述的第十七PMOS管的源极、所述的第四反相器的输入端、所述的第二十NMOS管的源极、所述的第十九PMOS管的漏极和所述的第二十二NMOS管的漏极连接，所述的第十七PMOS管的漏极和所述的第十八PMOS管的栅极连接，所述的第二十NMOS管的漏极和所述的第二十一NMOS管的栅极连接，所述的第十八PMOS管的漏极、所述的第四反相器的输出端和所述的第二十一NMOS管的漏极连接，所述的第十九PMOS管的栅极和所述的第二十二NMOS管的栅极连接且其连接端为所述的判决器的输出端。