CN105206745B - 相变化存储装置的制造方法 - Google Patents
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Abstract
一种相变化存储装置的制造方法是在沉积底电极材料时，一并定义出较小内径的通孔，并以牺牲材料保护较小内径的通孔，因此，本发明的制造方法无需额外的屏蔽即可精确定义较小尺寸的加热器。此外，上述制造方法是以现有的成熟半导体工艺加以实现，因此工艺中的各项参数较容易精准控制。
Description
技术领域
本发明是有关一种存储装置的制造方法，特别是一种相变化存储装置的制造方法，其使加热器以及相变化材料之间具有较小的接触面积。
背景技术
相变化存储装置为一种非挥发性随机存取存储器。相变化存储装置中的相变化材料可透过施加适当的电流而在结晶态与非结晶态之间转换。相变化材料的不同状态(例如结晶、半结晶、非结晶)代表不同的电阻值。一般而言，非结晶态者相较于结晶态者具有较高的电阻值，因此，透过量测电阻值即可存取数据。
为了改变相变化材料的结晶态，须以加热器对相变化材料加热。一种习知的相变化存储装置的加热器以及相变化材料间具有较大的接面，如此可获得较佳的导电特性。然而，使较大接面的相变化材料转换成结晶态需要较大的功耗，此外，反复转换相变化材料的结晶态容易产生空洞(void)，导致产品的可靠性降低。另一种习知的相变化存储装置则是在渐缩的凹槽内填充相变化材料，以使加热器以及相变化材料间的接面缩小。然而，上述结构在填充相变化材料时，由于凹槽底部较小，因此容易因填充不完全而形成空洞，同样导致产品的可靠性降低或直接报废。
此外，一种习知的相变化存储装置的制造方法是先在屏蔽上形成较大的通孔，接着在通孔中沉积适当材料。由于沉积的过程，通孔的开口会逐渐闭合，因而在通孔中形成一孔洞。再蚀刻打开通孔时，依据孔洞的大小即定义出一较小的通孔。最后藉由此较小的通孔定义出较小尺寸的加热器。然而，上述半导体工艺需要额外的屏蔽且较不成熟，孔洞的尺寸不易控制，因而导致加热器的大小不易控制。换言之，在形成上述较大通孔、孔洞以及较小通孔的过程中，对每个存储单元间的工艺变异的要求非常严格，否则最后每个存储单元间的特性差异过大。
有鉴于此，如何稳定地制造加热器以及相变化材料间的接触面积较小且可靠性佳的相变化存储装置便是目前极需努力的目标。
发明内容
本发明提供一种相变化存储装置的制造方法，其是以现有的成熟半导体工艺在介电层上的通孔内制作底电极时，一并定义出较小内径的通孔，如此即可精确定义较小尺寸的加热器，且无需额外的屏蔽。
本发明一实施例的相变化存储装置的制造方法包含：提供一基板，其包含至少一导电接点；形成图案化的一介电层于基板上，其中介电层包含至少一第一通孔，以曝露出导电接点；形成一底电极材料于第一通孔的侧壁以及底部，使第一通孔的内径缩小，其中底电极材料与导电接点电性连接；填入一牺牲材料于第一通孔；部分移除底电极材料，使底电极材料的顶表面低于介电层的顶表面；填入一介电材料于牺牲材料以及介电层间；移除牺牲材料以形成一第二通孔，并曝露出底电极材料；以及填充一导电材料于第二通孔，并与底电极材料电性连接。
以下藉由具体实施例配合所附的图式详加说明，当更容易了解本发明的目的、技术内容、特点及其所达成的功效。
附图说明
图1a至图1j为一示意图，显示本发明第一实施例的相变化存储装置的制造方法。
图2a至图2c为一示意图，显示本发明第二实施例的相变化存储装置的制造方法的部分步骤。
图3a至图3b为一示意图，显示本发明第三实施例的相变化存储装置的制造方法的部分步骤。
图4a至图4b为一示意图，显示本发明第四实施例的相变化存储装置的制造方法的部分步骤。
符号说明
10 基板
11 导电接点
12 介电层
20 介电层
21 第一通孔
30 底电极材料
40 牺牲材料
50 介电材料
51 第二通孔
60 导电材料
70 相变化材料
80 顶电极
具体实施方式
以下将详述本发明的各实施例，并配合图式作为例示。除了这些详细说明之外，本发明亦可广泛地施行于其它的实施例中，任何所述实施例的轻易替代、修改、等效变化都包含在本发明的范围内，并以申请专利范围为准。在说明书的描述中，为了使读者对本发明有较完整的了解，提供了许多特定细节；然而，本发明可能在省略部分或全部特定细节的前提下，仍可实施。此外，众所周知的步骤或元件并未描述于细节中，以避免对本发明形成不必要的限制。图式中相同或类似的元件将以相同或类似符号来表示。特别注意的是，图式仅为示意之用，并非代表元件实际的尺寸或数量，有些细节可能未完全绘出，以求图式的简洁。
请参照图1a至图1j，以说明本发明一实施例的相变化存储装置的制造方法。首先，提供一基板10，其包含至少一个导电接点11。举例而言，基板10可为硅基板，但不限于此，其它适合的材料亦可作为基板10，例如陶瓷材料、有机材料或玻璃材料。于一实施例中，基板10为硅基板，且硅基板上已制作晶体管的源/漏极区，而导电接点11可以是与源/漏极直接接触的接点，或是源/漏极区上的金属硅化物。在另一实施例中，基板10为硅基板、陶瓷材料、有机材料或玻璃材料时，基板10具有一金属层，其电性连接到他处的存储器开关，而导电接点可为金属层与相变化存储装置的底电极的接触点。可以理解的是，基板10上的导电接点11可为平面状导电区域，或者，导电接点11可为设置于介电层12中的柱状的导电插塞，如图1a所示。请再参照图1a，接着，形成图案化的一介电层20于基板10上，其中介电层20包含至少一第一通孔21，以曝露出基板10上的导电接点11。于一实施例中，介电层20的材料可为氧化物或氮化物，例如二氧化硅、氮化硅、氮氧化硅或其它介电材料。
请参照图1b，接着，形成一底电极材料30于第一通孔21的侧壁以及底部。举例而言，底电极材料30可利用化学气相沉积(chemical vapor deposition，CVD)或原子层沉积(atomic layer deposition，ALD)等技术沉积于第一通孔21的侧壁以及底部；底电极材料30可为钨、钛、钽、氮化钛、氮化钽、氮化铝钛或氮化硅钛。第一通孔21底部的底电极材料30可与导电接点11形成电性连接，而随着底电极材料30沉积于第一通孔21侧壁上，第一通孔21的内径则逐渐缩小。于一实施例中，沉积底电极材料30后的第一通孔21的内径小于导电接点11的宽度。举例而言，导电接点11的宽度约为90nm；第一通孔21的内径约为30nm。
请参照图1c，接着，利用物理气相沉积(physical vapor deposition，PVD)、化学气相沉积(CVD)或原子层沉积(ALD)等技术填入一牺牲材料40于第一通孔21中。于一实施例中，牺牲材料40可为氧化物。请参照图1d，接着，以化学机械研磨(chemical-mechanicalpolish，CMP)等技术平坦化牺牲材料40，以曝露出底电极材料30。于图1d所示的实施例中，牺牲材料40的顶表面与介电层20的顶表面齐平。
请参照图1e，接着，以电解蚀刻或等离子体蚀刻等干式蚀刻技术或化学蚀刻等湿式蚀刻技术部分移除底电极材料30，使底电极材料30的顶表面低于介电层20的顶表面。换言之，牺牲材料40即成为突出的柱状结构。于图1e所示的实施例中，底电极材料30的顶表面约与牺牲材料40的底部齐平，亦即底电极材料30的顶表面靠近牺牲材料40的底部。可以理解的是，依据介电层20、底电极材料30以及牺牲材料40的不同，选择适当的蚀刻方法即可蚀刻介电层20、底电极材料30以及牺牲材料40时有较高的选择比，更具体而言，选择蚀刻底电极材料30比蚀刻介电层20以及牺牲材料40快的蚀刻方法，亦即移除底电极材料30的速率大于移除介电层20以及牺牲材料40的速率，较佳的情况是移除底电极材料30的速率远远大于移除介电层20以及牺牲材料40的速率。
请参照图1f，接着，利用物理气相沉积(PVD)、化学气相沉积(CVD)或原子层沉积(ALD)等技术填入一介电材料50于牺牲材料40以及介电层20间的间隙。于一实施例中，介电材料50可为氧化物或氮化物，例如二氧化硅、氮化硅、氮氧化硅或其它介电材料。可以理解的是，介电层20以及介电材料50可为相同或相异的材料。请参照图1g，接着，以化学机械研磨(CMP)等技术平坦化介电材料50，使介电材料50的顶表面与介电层20的顶表面齐平，并曝露出牺牲材料40。
请参照图1h，接着，以化学蚀刻等湿式蚀刻技术或其它适当的蚀刻技术移除牺牲材料40，如此即可形成一第二通孔51，并曝露出底电极材料30。可以理解的是，依据牺牲材料40以及介电材料50的不同，选择适当的蚀刻液即可蚀刻牺牲材料40以及介电材料50时有较高的选择比，更具体而言，选择蚀刻牺牲材料40比蚀刻介电材料50快的蚀刻方法，亦即移除牺牲材料40的速率大于移除介电材料50的速率，较佳的情况是移除牺牲材料40的速率远远大于移除介电材料50的速率。
请参照图1i，最后，利用物理气相沉积(PVD)、化学气相沉积(CVD)或原子层沉积(ALD)等技术填充一导电材料60于第二通孔51。导电材料60与底电极材料30电性连接，如此，导电材料60即可作为一加热器。于一实施例中，导电材料60可为钨、钛、钽、氮化钛、氮化钽、氮化铝钛或氮化硅钛；且导电材料60以及底电极材料30可为相同或相异。可以理解的是，图1i所示的结构是以化学机械研磨(CMP)等技术平坦化导电材料60，以使导电材料60的顶表面与介电层20的顶表面齐平。
请参照图1j，本发明的制造方法更包含形成图案化的相变化材料70于导电材料60上，并与导电材料60电性连接以及形成一顶电极80于相变化材料70上。举例而言，可先形成一相变化材料层于介电层20上，再利用微影蚀刻技术图案化相变化材料，使图案化的相变化材料形成于相对应的导电材料60上。形成相变化材料70以及顶电极80于相对应导电材料60上的详细制造流程可利用现有的半导体工艺实现，在此不再赘述。于一实施例中，相变化材料70可为包含锗、锑以及碲至少其中之一的硫属化合物(chalcogenide)或合金。硫属化合物包含具有较多正电元素或根基的化合物。硫属化合物合金包括将硫属化合物与其他材料如过渡金属等结合。此外，下列合金亦可作为相变化材料，例如镓/锑、锗/锑、铟/锑、锑/碲、锗/碲、锗/锑/碲、铟/锑/碲、镓/硒/碲、锡/锑/碲、铟/锑/锗、银/铟/锑/碲、锗/锡/锑/碲、锗/锑/硒/碲以及碲/锗/锑/硫等，其中较佳者为锗/锑/碲合金家族。
于图1d所示的实施例中，平坦化牺牲材料40后，牺牲材料40的顶表面是与介电层20的顶表面齐平，但不限于此。请参照图2a，于一实施例中，平坦化牺牲材料40后，虽然亦曝露出底电极材料30，但牺牲材料40的顶表面高于介电层20的顶表面。接着，部分移除底电极材料30后，牺牲材料40将突出于介电层20的顶表面，如图2b所示。再依据前述的制造步骤，最后完成的相变化存储装置的结构如图2c所示。图2c所示的相变化存储装置具有较长的导电材料60(即加热器)，如此可降低反复加热相变化材料时的热能或金属材料扩散的影响。
于图1e所示的实施例中，部分移除底电极材料30后，底电极材料30的顶表面约与牺牲材料40的底部齐平，但不限于此。请参照图3a，于一实施例中，部分移除底电极材料30后，底电极材料30的顶表面可高于牺牲材料40的底部，接着依据前述的制造步骤，最后完成的相变化存储装置的结构如图3b所示。请参照图4a，于另一实施例中，部分移除底电极材料30后，可曝露出牺牲材料40以及介电层20间的导电接点11，接着依据前述的制造步骤，最后完成的相变化存储装置的结构如图4b所示。可以理解的是，图3a以及图4a所示的步骤亦可与图2a所示的步骤组合，以获得较长的加热器。
综合上述，本发明的相变化存储装置的制造方法是以现有的成熟半导体工艺加以实现，因此工艺中的各项参数较容易精准控制。此外，本发明的制造方法是在沉积底电极材料时，一并定义出较小内径的通孔，并以牺牲材料保护较小内径的通孔，因此，本发明的制造方法无需额外的屏蔽即可精确定义较小尺寸的加热器。
以上所述的实施例仅是为说明本发明的技术思想及特点，其目的在使本领域技术人员能够了解本发明的内容并据以实施，当不能以之限定本发明的专利范围，即大凡依本发明所揭示的精神所作的均等变化或修饰，仍应涵盖在本发明的专利范围内。
Claims (10)
1.一种相变化存储装置的制造方法，其特征在于，包含：
提供一基板，其包含至少一导电接点；
形成图案化的一介电层于该基板上，其中该介电层包含至少一第一通孔，以曝露出该导电接点；
形成一底电极材料于该第一通孔的侧壁以及底部，使该第一通孔的内径缩小，其中该底电极材料与该导电接点电性连接；
填入一牺牲材料于该第一通孔；
部分移除该底电极材料，使该底电极材料的顶表面低于该介电层的顶表面；
填入一介电材料于该牺牲材料以及该介电层间；
移除该牺牲材料以形成一第二通孔，并曝露出该底电极材料；以及
填充一导电材料于该第二通孔，并与该底电极材料电性连接。
2.如权利要求1所述的相变化存储装置的制造方法，其特征在于，更包含：
平坦化该导电材料，使该导电材料的顶表面与该介电层的顶表面齐平。
3.如权利要求2所述的相变化存储装置的制造方法，其特征在于，更包含：
形成图案化的一相变化材料于该导电材料上，并与该导电材料电性连接；以及
形成一顶电极于该相变化材料上。
4.如权利要求3所述的相变化存储装置的制造方法，其特征在于，其中该介电层的材料包含二氧化硅、氮化硅或氮氧化硅；该底电极材料包含钨、钛、钽、氮化钛、氮化钽、氮化铝钛或氮化硅钛；该牺牲材料为氧化物；该介电材料包含二氧化硅、氮化硅或氮氧化硅；以及该导电材料包含钨、钛、钽、氮化钛、氮化钽、氮化铝钛或氮化硅钛。
5.如权利要求1所述的相变化存储装置的制造方法，其特征在于，于填入该牺牲材料于该第一通孔的步骤后，更包含：
平坦化该牺牲材料，以曝露出该底电极材料以及该介电层，其中该牺牲材料的顶表面与该介电层的顶表面齐平。
6.如权利要求1所述的相变化存储装置的制造方法，其特征在于，于填入该牺牲材料于该第一通孔的步骤后，更包含：
平坦化该牺牲材料，以曝露出该底电极材料，其中该牺牲材料的顶表面高于该介电层的顶表面。
7.如权利要求1所述的相变化存储装置的制造方法，其特征在于，部分移除该底电极材料后，该底电极材料的顶表面与该牺牲材料的底部齐平。
8.如权利要求1所述的相变化存储装置的制造方法，其特征在于，部分移除该底电极材料后，该底电极材料的顶表面高于该牺牲材料的底部。
9.如权利要求1所述的相变化存储装置的制造方法，其特征在于，部分移除该底电极材料后，曝露出部分该导电接点。
10.如权利要求1所述的相变化存储装置的制造方法，其特征在于，部分移除该底电极材料的步骤中，移除该底电极材料的速率大于移除该介电层以及该牺牲材料的速率；以及
移除该牺牲材料的步骤中，移除该牺牲材料的速率大于移除该介电材料的速率。
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