CN105191141A - 具有嵌入的t2v adc的混合信号tdc - Google Patents

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Abstract

时间-数字转换器将参考时钟信号和振荡信号的跳变时间之间的差转换成数字信号，该数字信号的值与这一跳变定时差成比例。时间-数字转换器包括边沿检测器、时间－电压转换器、以及模数转换器。边沿检测器被适配成检测参考时钟信号的每个周期期间振荡信号的最靠近参考时钟信号的边沿的边沿(跳变)。时间－电压转换器被适配成生成与振荡信号的检测到的边沿和参考时钟信号的边沿之间时间上的差成比例的模拟信号。模数转换器被适配成将模拟信号转换成数字信号，该数字信号的值与振荡信号的检测到的边沿和参考时钟信号的边沿的出现之间的差成比例。

Description

具有嵌入的T2V ADC的混合信号TDC
背景技术
本公开涉及电子电路，尤其涉及时间-数字转换器。
时间-数字转换器(TDC)是将两个信号的跳变时间(transitiontime)之间的差转换成数字信号的电子电路，该数字信号的值与这一定时差成比例。时间-数字转换器可被用于锁相环中用以将参考时钟信号和振荡信号的跳变时间之间的差转换成数字信号，以便将振荡信号的相位锁定到时钟信号的相位。
简要概述
时间-数字转换器将参考时钟信号和振荡信号的跳变时间之间的差转换成数字信号，该数字信号的值与这一跳变定时差成比例的。根据本发明的一个实施例，时间-数字转换器包括边沿检测器、时间－电压转换器、以及模数转换器。
边沿检测器被适配成检测参考时钟信号的每个周期期间振荡信号的最靠近参考时钟信号的边沿的边沿(跳变)。时间－电压转换器被适配成生成模拟信号，该模拟信号的值与振荡信号的检测到的边沿和参考时钟信号的边沿的出现之间的差成比例。模数转换器被适配成将模拟信号转换成数字信号。
在一个实施例中，时间－数字转换器具有第一和第二差分输出，它们响应于重置信号被充电至预定电压电平。之后，取决于振荡信号的检测到的边沿和参考时钟信号的边沿的相对抵达时间，使得差分输出中的一个差分输出能够被充电至更高电压(或放电至较低电压)，而另一差分输出维持在相同的预定电压电平。两个边沿的抵达时间之间的时间段越长，电压增加(或降低)的量就越大。为此，如果参考时钟信号的边沿领先振荡信号的检测到的边沿，则经由第一和第二晶体管在第一差分输出和第一供电电压之间形成导电路径。相反，如果参考时钟信号的边沿滞后于振荡信号的检测到的边沿，则经由第三和第四晶体管在第二差分输出和第一供电电压之间形成导电路径。
在一个实施例中，时间－数字转换器的第一差分输出经由第五晶体管充电至预定电压电平，并且时间－数字转换器的第二差分输出经由第六晶体管充电至预定电压电平。预定电压电平可以是第二供电电压。
在一个实施例中，所述第五和第六晶体管是NMOS晶体管，并且其中所述第二供电电压小于所述第一供电电压。在一个实施例中，时间－数字转换器进一步部分地包括第一和第二电容器群。所述第一电容器群中的每一个电容器被适配成响应于第一控制信号群中的不同控制信号而被耦合在所述第一差分输出和所述第二供电电压之间。类似地，所述第二电容器群中的每一个电容器被适配成响应于第二控制信号群中的不同控制信号而被耦合在所述第二差分输出和所述第二供电电压之间。
在一个实施例中，模数转换器是逐次逼近寄存器(SAR)模数转换器。在这类实施例中，第一和第二电容器群被用于为SAR模数转换器执行采样和保持操作。在这类实施例中，SAR模数转换器进一步包括适配成生成第一和第二控制信号群的控制逻辑。
在一个实施例中，所述模数转换器进一步包括比较器，所述比较器适配成比较所述时间－电压转换器的所述第一和第二差分输出的电压，并将比较信号供应给所述控制逻辑。所述控制逻辑生成所述时间－电压转换器的输出信号。
在一个实施例中，边沿检测器包括缓冲器群和可变电容器。通过改变所述可变电容器中的一个或多个可变电容器的电容，跨缓冲器的子集中的每一个缓冲器的延迟被调整成基本等于振荡信号的周期的预定分数。边沿检测器进一步包括触发器群，所述触发器群的各时钟端接收数个缓冲器的输出信号。
一种用于将参考时钟信号和振荡信号的跳变时间之间的差转换成数字信号的方法，该方法包括，在所述参考时钟信号的每个周期期间，检测所述振荡信号的在时间上最接近于所述参考时钟信号的跳变的跳变，将第一和第二差分输出充电至第一供电电压，响应于所述第一时段期间所述参考时钟信号的跳变，在所述第一差分输出和第二供电电压之间形成第一导电路径，响应于与所述第一时段不重叠的所述第二时段期间所述振荡信号的检测到的边沿，在所述第二差分输出和所述第二供电电压之间形成第二导电路径，生成与这些跳变时间之间的差成比例的模拟信号，以及将所述模拟信号数字化。
一种数字控制锁定环路，部分地包括鉴相器、环路滤波器、数控振荡器、以及时间－数字转换器。鉴相器被适配成检测参考信号的相位和环路信号的相位之间的差以生成相位误差信号。环路滤波器被适配成滤除来自相位误差信号中的噪声的高频分量。数控振荡器被适配成响应于经滤波的相位误差信号生成振荡信号。时间-数字转换器将参考时钟信号和振荡信号的跳变时间之间的差转换成表示环路信号的数字信号。
附图简述
藉由示例解说了本公开的各方面。在附图中，类似的参考标号指示类似元件，并且：
图1是根据本发明的一个示例性实施例的时间－数字转换器的框图。
图2A是根据本发明的一个示例性实施例的时间－数字转换器的示意图。
图2B是与图2A的时间－电压转换器相关联的数个信号的时序图。
图3是根据本发明的另一示例性实施例的图1的时间－电压转换器的示意图。
图4是根据本发明的一个示例性实施例的图1的时间－电压转换器的示意图。
图5是根据本发明的一个示例性实施例的图1的模数转换器的简化框图。
图6A是根据本发明的一个示例性实施例的设置在图1的边沿检测器中的可调整延迟链的示意图。
图6B是与图6A的可调整延迟链相关联的数个信号的时序图。
图7A是根据本发明的一个示例性实施例的设置在图1的边沿检测器中的逻辑电路的示意图。
图7B和7C是与图6A的逻辑电路相关联的数个信号的时序图。
图8是根据本发明的一个示例性实施例的实施时间－数字转换器的数字锁相环的框图。
图9示出了根据本发明的一个实施例的将一对信号的跳变时间之间的差转换成数字电压的流程图。
详细描述
现在将关于附图来描述若干解说性实施例，这些附图形成本文的一部分。尽管以下描述了其中可实现本公开的一个或多个方面的特定实施例，但可以使用其它实施例并且可作出各种修改而不会脱离本公开的范围。
图1是根据本发明的一个示例性实施例的时间－数字转换器(TDC)50的框图。TDC50被示为部分地包括边沿检测器100、时间－电压转换器(T2V)150、以及模数转换器(ADC)300。
边沿检测器100被适配为接收振荡信号DCO10，以及具有比信号DCO10更长时间周期的参考时钟信号FREF12。因此，在信号FREF12的每个周期期间，在信号DCO10上出现多次跳变(边沿)。在一个实施例中，在信号FREF12的每个周期期间，边沿检测器100滤除所有DCO10的信号边沿，除了在该周期中在时间上最靠近信号FREF12上升沿(或下降沿)的那个DCO10上升沿(或下降沿)。被检测为在时间上最靠近信号FREF12的上升沿(或下降沿)的DCO10信号边沿被作为输出信号CKV14来供应。信号FREF12的对应边沿由边沿检测器100作为输出信号REF16来供应。在另一实施例中，在信号FREF12的每个周期期间，边沿检测器100可检测第二靠近FREF12信号边沿的DCO10边沿。在又一其它实施例中，在每个周期期间，边沿检测器100检测满足与FREF12边沿的预定关系的DCO10边沿。在所有这些实施例中，检测到的DCO10边沿被作为输出信号CKV14来供应。
T2V转换器150被适配成生成与信号CKV14和REF16的跳变时间(边沿)的差成比例的电压。因此，信号CKV14和REF16的跳变之间的时间差(延迟)越长，跨T2V转换器150的输出节点OUT18和OUT_B20生成的差分电压就越大。信号RESET(重置)26被用于对输出节点OUT18和OUT_B20的电压充电至预定电压电平，如以下进一步描述的。ADC300被适配成将其从输出节点OUT18、OUT_B20接收的差分电压转换成一对差分N位数字信号B[1:N]22和BB[1:N]24。ADC300可以是逐次逼近寄存器(SAR)ADC。
图2A是根据本发明一个示例性实施例的其中设置了T2V转换器200的TDC75的示意图。T2V200(其是图1的T2V150的一个实施例)被示为包括晶体管202、204、206、212、214、216、电容器220、222、以及反相器208和218。图2B是与图2A的T2V转换器200相关联的数个信号的时序图。
同时参考图2A和2B，信号RESET26分别经由PMOS晶体管202和212将输出节点OUT18和OUT_B20重置为供电电压VDD。电容器220、222保留存储在节点OUT18、OUT_B20处的电荷。在图2B中，在时段(T0-T1)期间，信号RESET26被示为低，从而致使节点OUT18和OUT_B20被重置为供电电压VDD。
如果信号REF16的上升沿在信号CKV14的对应上升沿之前抵达，则晶体管214和206导通，从而提供从节点OUT_B20到接地的导电路径，而节点OUT18处的电压维持在供电电压VDD。在图2B中，信号REF16的上升沿252出现在时间T1，并且信号CKV14的上升沿出现在时间T2。因为T1先于T2出现，在时段(T2-T1)期间，节点OUT_B20被经由晶体管214和206从其高电压电平VDD放电至较低的电压电平V1。然而，因为在时段(T2－T1)期间晶体管204维持断开，因此节点OUT18维持在VDD。节点OUT_B20的电压电平从VDD到V1的压降取决于时段(T2-T1)。换言之，信号REF和CKV的对应边沿的抵达之间的延迟越长，节点OUT_B的电压电平的压降就越大。
类似地，如果信号REF16的上升沿在信号CKV14的对应上升沿之后抵达，则晶体管204和216导通，从而提供从节点OUT18到接地的导电路径，而节点OUT_B20处的电压维持在VDD。在图2B中，在时段(T4-T3)期间，重置信号RESET26被示为处于低电平，从而致使节点OUT18和OUT_B20被充电至供电电压VDD。在重置操作之后，信号REF16的上升沿262被示为在时间T5出现，而信号CKV14的上升沿被示为在时间T4出现。因为T5发生在T4之后，节点OUT18被从VDD放电至较低的电压电平V2。节点OUT18的电压电平从VDD到V2的压降取决于时段(T5-T4)。换言之，信号REF16和CKV14的对应边沿(即跳变时间)的抵达时间之间的延迟越长，节点OUT18的电压电平的压降就越大。如以下进一步阐述的，跨节点OUT18和OUT_B20的差分电压由模数转换器转换成数字信号，模数转换器的输出电压表示TDC的输出。
图3是根据本发明的另一示例性实施例的T2V转换器225的示意图。T2V225(其是图1的T2V150的一个实施例)被示为包括晶体管238、240、242、258、260、262、反相器230、232、234、250、252、254、以及电容器236和256。
T2V225以和T2V转换器200相同的方式工作，除了在T2V转换器225中，响应于重置信号RESET16，NMOS晶体管242和262致使输出节点OUT18和OUT_B20被充电至参考电压Vref。在这一重置之后，任一个晶体管240、258被导通以形成从节点OUT18到供电电压Vchg的导电路径，或者反过来，晶体管260、238被导通以形成从节点OUT_B20到供电电压Vchg的导电路径。具体来说，取决于信号REF16和CKV14的上升沿的相对定时，使得节点OUT18或OUT_B20中的一者的电压能够从Vref提升，而另一节点的电压维持在Vref。这一电压提升的幅度取决于信号CKV14和REF16的对应边沿的抵达时间之间的差。
如果信号REF16的上升沿在信号CKV14的对应上升沿之前抵达，则晶体管240、258导通以在节点OUT18和供电电压Vchg之间形成导电路径。因此，使得节点OUT18的电压能够被提升。节点OUT18的电压电平的提升取决于由信号CKV14和REF16的上升沿的抵达时间之间的差定义的时段。这一差越大，节点OUT18处的电压提升就越高。由于晶体管260和238在这一时段期间保持截止，因此节点OUT_B20处的电压维持在电压Vref。节点OUT18和节点OUT_B20的电压的差被转换成数字信号，该数字信号表示TDC的输出电压。在一个实施例中，Vref是接地电势。
类似地，如果信号REF16的上升沿在信号CKV14的对应上升沿之后抵达，则晶体管260、238导通以在节点OUT_B20和供电电压Vchg之间形成导电路径。因此，使得节点OUT_B20的电压能够被提升。节点OUT_B20的电压电平的提升取决于由信号CKV14和REF16的上升沿的抵达时间之间的差定义的时段。这一差越大，节点OUT_B20处的电压提升就越高。由于晶体管240和258在这一时段期间保持截止，因此节点OUT18处的电压维持在电压Vref。节点OUT18和节点OUT_B20的电压的差被转换成数字信号，该数字信号表示TDC的输出电压。
图4是根据本发明的另一示例性实施例的T2V转换器250的示意图。T2V转换器250(其是图1的T2V150的一个实施例)类似于T2V转换器225，除了T2V转换器250包括第一和第二电容器组280、290，代替电容器244、264。电容器组280和290是逐次逼近寄存器(SAR)ADC的一部分。因此，在这些实施例中，ADC的电容器组被集成在T2V电路***内。
电容器组280包括N个电容器282i以及N个开关284i，其中i是从1到N变化的整数。每个电容器282i的第一端耦合到节点OUT18。每个电容器282i的第二端经由相关联的开关284i耦合到供电电压Vref，开关284i响应于信号PhiP的N位中的一位而断开或闭合。换言之，当N位信号PhiP的位i被断言以便闭合相关联的开关284i时，电容器282i的第二端接收到电压Vref。
类似地，电容器组290包括N个电容器292i和N个开关294i。每个电容器292i的第一端耦合到节点OUT_B20。每个电容器292i的第二端经由相关联的开关294i耦合到供电电压Vref，开关294i响应于信号PhiN的N位中的一位而断开或闭合。换言之，当N位信号PhiN的位i被断言以便闭合相关联的开关294i时，电容器292i的第二端接收到电压Vref。如以下进一步描述的，使用ADC将跨电容器组280、290的输出节点OUT18、OUT_B20的差分电压转换成数字信号。
图5是根据本发明一个示例性实施例的图1的ADC300的简化框图。虽然图5的ADC300被示为是SARADC，但是可以理解，ADC300可以是任何ADC。ADC300被适配成将跨节点OUT18、OUT_B20供应的差分电压转换成N位的数字信号。
ADC300被示为包括比较器310、控制逻辑320、以及以上参照图4描述的电容器组280、290。电容器组280、290的电容器282i和292i对节点OUT18、OUT_B20的电压进行采样，并保持这些电压供比较器310进行比较。比较器310的输出是跨比较器的输出端P、N供应的轨对轨差分电压。控制逻辑320被适配成将出现在跨比较器310的输出端P、N的差分电压数字化以生成一对N位差分信号B[1:N]和BB[1:N]，这对差分信号表示TDC的输出。控制电容器组280、290的开关284i和294i的差分信号PhiP[1:N]和PhiN[1:N]也由控制逻辑320生成。
图6A和7A一起是根据本发明的一个示例性实施例的图1的边沿检测器100的示意图。图6A是适配成生成时钟信号Fref12的多个相位的可调整延迟链450的示意图。图7A是适配成生成信号CKV14和REF16的逻辑电路500的框图。
如在图6A中可见，延迟链450被示为包括延迟锁定环440、缓冲器群404、406、408、410、412、414、以及放置在各个缓冲器之间的可变电容器群424、426、428、430、432、434。可使用延迟锁定环440来改变可变电容器的电容，使得跨在其输入和输出端处具有可变电容器的各个缓冲器中的任意缓冲器的延迟是信号DCO10的周期的四分之一。因此，跨缓冲器406、408、410、412和414的延迟是信号DCO10的周期的四分之一。图6B是信号Fref12和由延迟链450生成的延迟信号Fref_d142、Fref_d244、Fref_d346、Fref_d448、Fref_d550和Fref_d652中的每一个延迟信号的时序图。如所见到的，跨每个缓冲器的延迟是信号DCO10的周期的四分之一。
参照图7A，逻辑电路500包括触发器502、506、512、514、反相器504、以及OR(或)门508。在信号FREF12的每个周期期间，逻辑电路500滤除信号DCO10的所有跳变(边沿)，除了被检测为在时间上最靠近信号FREF12的跳变的DCO10边沿。这样检测到的DCO10边沿被作为输出信号CKV14来供应。信号FREF12的对应边沿被作为输出信号REF16来供应。
信号Fref_d244和DCO10被分别施加到触发器502的时钟和数据输入端。假设信号DCO10领先信号Fref_d244，如图7B中所示。相应的，在信号Fref_d244的上升沿上，触发器502的输出信号(即信号SYNC_CKV54)作出低到高的跳变(即变为高)，进而致使OR门508的输出(即信号EN58)变高。由于信号EN58和DCO10分别被施加到触发器512的数据和时钟输入端，因此在信号DCO10的下一上升沿，信号CKV14变高。此外，由于信号VDD和Fref_d652分别被施加到触发器514的数据和时钟输入端，因此在信号Fref_d652的下一上升沿，信号REF16变高。此外，由于信号Fref_d244和Fref_d652间隔一个DCO10周期，因此信号REF16在信号DCO10的基本上一个周期之后被断言。信号SYNC_CKVB56是信号SYNC_CKV54的逆。因此，当信号SYNC_CKV54为高时，在信号Fref_d550的下一上升沿，触发器506的输出Q变为低。随后，当信号SYNC_CKV54变为低时，信号EN也变为低，直到接收到信号Fref_d550的下一跳变。
图7B是与逻辑块500相关联的数个信号的时序图，此时信号DCO10被假设在相位上领先信号Fref_d244。信号DCO10和Fref_d244被显示为分别在时间T1和T2处被断言，其中T1出现在T2之前。信号SYNC_CKV54和EN58在时间T3和T4处被断言，反映出跨触发器502和OR逻辑508的延迟。信号DCO10的下一上升沿出现在时间T5。在时间T6，信号CKV14和REF16被断言，反映出跨触发器510和512的延迟。
图7C是与逻辑块500相关联的数个信号的时序图，此时信号CKV14被假设在相位上滞后于信号Fref_d244。在时间T1，信号DCO10被假设变为低。在时间T2，信号Fref_d244被断言，从而致使信号SYNC_CKVB56在T3变为高。在时间T4，信号DCO10被显示为变为高。在时间T6(其是时间T2之后信号DCO10的3/4个周期)，信号Fref_d550变为高，从而致使信号EN58在T6变为高。在时间T7(其是时间T2之后信号DCO10的1个周期)，信号FREF_d652变为高，进而致使信号REF16在时间T8变为高，其中(T8-T7)反映跨触发器510的延迟。在时间T9，信号DCO10变为高，进而致使信号CKV14在时间T10变为高，其中(T10-T9)反映跨触发器512的延迟。因此，在信号FREF12的每个周期期间，生成了两个信号边沿(即与信号FREF12相关联并且被作为信号REF16供应的边沿)以及被检测为与信号FREF12的边沿最接近并且被作为信号CKV14供应的信号DCO10的对应边沿。信号REF16和CKV14的边沿之间的时间延迟由时间－电压转换器转换成电压，之后再由ADC转换成数字信号，如以上详细描述的。
图8是根据本发明的一个实施例的实施TDC的数字锁相环(PLL)600的框图。数控振荡器608生成在参考时钟信号FREF12的每个周期期间具有多个跳变的DCO10信号。如以上所描述的，TDC50被适配为检测在时间上最靠近信号FREF12的边沿的DCO10边沿，并且作为响应生成差分信号B62，该差分信号的值与这两个边沿之间的定时差成比例。
累加器612被适配为针对时钟的每个周期将DCO10的值递增1，以便生成信号DCO_INC64。加法器610将TDC50和累加器612的输出值相加以生成施加到鉴相器604的信号ADD_OUT66。增量求和调制器602(其接收频率控制字(FCW)70)被适配成提供更精细的PLL频率分辨率信号FCW_F72，从而避免使用许多个控制位，并且还减少了毛刺的生成。
鉴相器604被适配成检测加法器610所供应的信号值(即ADD_OUT66)和增量求和调制器602所供应的信号值(即信号FCW_F)之间的差以生成相位误差信号P_Error74。环路滤波器606是低通滤波器，其被适配成将来自信号P_Error中的噪声的高频分量滤除，并且向DCO608供应经滤波的信号FIL_OUT76。数控振荡器608所生成的振荡信号DCO10的相位根据其从环路滤波器606接收的经滤波的信号而变化，以便将信号DCO10的相位锁定到信号FREF12的相位。虽然未示出，可以理解的是，根据本发明的各实施例，TDC可被用在任何其它受控环路电路***中，诸如频率锁定环路、相位/频率锁定环路等。
图9是根据本发明的一个实施例的将第一和第二信号的跳变时间之间的差转换成数字电压的流程图700。为了实现这一目的，在第一信号的每个周期期间，检测第二信号的在时间上最接近于第一信号的跳变的跳变(702)。将第一和第二差分输出充电至第一供电电压(704)。之后，响应于第一时段期间第一信号的跳变，在第一差分输出和第二供电电压之间形成第一导电路径，从而使得第一差分输出变化(706)。响应于第二时段期间第二信号的检测到的边沿，在第二差分输出和第二供电电压之间形成第二导电路径，从而使得第二差分输出变化(708)。第一和第二时段不重叠。之后，与第二信号的检测到的跳变和第一信号的跳变在时间上的差成比例的电压被生成(710)并被数字化(712)。
以上本发明的实施例是解说性而非限定性的。例如，本发明的各实施例不受用来将两个信号的抵达时间之间的差转换成数字信号的边沿检测器、时间－电压转换器、模数转换器、缓冲器、或触发器的类型所限。本发明的各实施例不受这些器件布署于其中的设备的类型(无线还是其他方式)所限。虽然本发明的以上各实施例是结合使用差分信号的电路来描述的，但是可以理解，本发明的各实施例通用可等同应用于使用单端信号的电路。本发明的各实施例不受可被用于形成时间－数字转换器的技术的类型(CMOS、双极性、BICMOS还是其他方式)所限。鉴于本发明，其他增添、删减或修改是显而易见的并且旨在落入所附权利要求的范围内。

Claims (81)

1.一种时间－数字转换器，包括：
响应于第一和第二信号的边沿检测器，所述第二信号在所述第一信号的每一个周期期间包括多个边沿，所述边沿检测器被适配成检测在所述第一信号的每一个周期期间所述第二信号的最接近于所述第一信号的边沿的边沿；
时间－电压转换器，所述时间－电压转换器被适配成生成与所述第二信号的检测到的边沿和所述第一信号的边沿之间在时间上的差成比例的电压，其中所述时间－数字转换器具有适配成响应于重置信号被充电至预定电压电平的第一和第二差分输出，其中响应于第一时段期间第一信号的边沿形成所述第一差分输出和第一供电电压之间的第一导电路径，并且响应于第二时段期间第二信号的检测到的边沿形成所述第二差分输出和所述第一供电电压之间的第二导电路径，所述第一和第二时段不重叠；以及
模数转换器，所述模数转换器适配成将所述第一和第二差分输出的电压的差数字化。
2.如权利要求1所述的时间－数字转换器，其特征在于，所述时间－电压转换器进一步包括：
第一和第二晶体管，所述第一和第二晶体管适配成提供所述第一差分输出和所述第一供电电压之间的所述第一导电路径；以及
第三和第四晶体管，所述第三和第四晶体管适配成提供所述第二差分输出和所述第一供电电压之间的所述第二导电路径。
3.如权利要求2所述的时间－数字转换器，其特征在于，所述时间－电压转换器进一步包括：
第五晶体管，所述第五晶体管适配成将所述第一差分输出充电至预定电压电平；以及
第六晶体管，所述第六晶体管适配成将所述第二差分输出充电至所述预定电压电平，其中所述预定电压电平是第二供电电压。
4.如权利要求3所述的时间－数字转换器，其特征在于，所述第五和第六晶体管是NMOS晶体管，并且其中所述第二供电电压小于所述第一供电电压。
5.如权利要求4所述的时间－数字转换器，其特征在于，进一步包括：
第一多个电容器，所述第一多个电容器中的每一个电容器被适配成响应于第一多个信号中的不同信号而被耦合在所述第一差分输出和所述第二供电电压之间；以及
第二多个电容器，所述第二多个电容器中的每一个电容器被适配成响应于第二多个信号中的不同信号而被耦合在所述第二差分输出和所述第二供电电压之间。
6.如权利要求5所述的时间－数字转换器，其特征在于，所述模数转换器是逐次逼近寄存器(SAR)模数转换器，并且其中所述第一和第二多个电容器为所述模数转换器执行采样和保持操作。
7.如权利要求6所述的时间－数字转换器，其特征在于，所述模数转换器进一步包括适配成生成所述第一和第二多个信号的控制逻辑。
8.如权利要求7所述的时间－数字转换器，其特征在于，所述模数转换器进一步包括比较器，所述比较器适配成比较所述时间－电压转换器的所述第一和第二差分输出的电压，并将比较信号供应给所述控制逻辑。
9.如权利要求8所述的时间－数字转换器，其特征在于，所述边沿检测器包括多个缓冲器和多个可变电容器，其中通过改变所述多个可变电容器的子集的电容来将跨所述多个缓冲器的子集中的每一个缓冲器的延迟调整为所述第二信号的周期的预定分数。
10.如权利要求8所述的时间－数字转换器，其特征在于，所述边沿检测器进一步包括多个触发器，所述多个触发器具有由所述多个缓冲器的多个输出信号驱动的多个时钟输入端。
11.一种用于将第一信号和第二信号的跳变时间之间的差转换成数字信号的方法，在所述第一信号的每一个周期期间，所述第二信号包括多个跳变，所述方法包括：
在所述第一信号的每个周期期间，检测所述第二信号的在时间上最接近于所述第一信号的跳变的跳变；
将第一和第二差分输出充电至第一供电电压；
响应于第一时段期间所述第一信号的跳变，在所述第一差分输出和第二供电电压之间形成第一导电路径；
响应于第二时段期间所述第二信号的检测到的边沿，在所述第二差分输出和所述第二供电电压之间形成第二导电路径，所述第一和第二时段不重叠；
生成与所述第二信号的检测到的跳变和所述第一信号的跳变在时间上的差成比例的电压；以及
将所述电压数字化。
12.如权利要求11所述的方法，其特征在于，进一步包括：
经由第一和第二晶体管形成所述第一导电路径；以及
经由第三和第四晶体管形成所述第二导电路径。
13.如权利要求12所述的方法，其特征在于，进一步包括：
经由第五晶体管将所述第一差分输出充电至所述第一供电电压；以及
经由第六晶体管将所述第二差分输出充电至所述第一供电电压。
14.如权利要求13所述的方法，其特征在于，所述第五和第六晶体管是NMOS晶体管，并且其中所述第二供电电压大于所述第一供电电压。
15.如权利要求14所述的方法，其特征在于，进一步包括：
形成第一多个电容器，所述第一多个电容器中的每一个电容器被适配成响应于第一多个信号中的不同信号而被耦合在所述第一差分输出和所述第二供电电压之间；以及
形成第二多个电容器，所述第二多个电容器中的每一个电容器被适配成响应于第二多个信号中的不同信号而被耦合在所述第二差分输出和所述第二供电电压之间。
16.如权利要求15所述的方法，其特征在于，进一步包括：
使用逐次逼近寄存器(SAR)模数转换器对所述第一和第二差分输出的电压的差进行数字化；以及
使用所述第一和第二多个电容器来执行采样和保持操作。
17.如权利要求16所述的方法，其特征在于，进一步包括：
使用设置在所述SAR模数转换器中的控制逻辑来生成所述第一和第二多个信号。
18.如权利要求17所述的方法，其特征在于，进一步包括：
比较所述第一和第二差分输出的电压以生成比较信号；以及
将所述比较信号递送给所述控制逻辑。
19.如权利要求18所述的方法，其特征在于，进一步包括：
形成串联的多个缓冲器；
将多个可变电容器设置在所述多个缓冲器的输出处；
将所述第一信号施加给所述多个缓冲器中的第一个缓冲器的输入；以及
改变所述多个可变电容器的电容，使得跨所述多个缓冲器的子集中的每一个缓冲器的延迟被调整成所述第二信号的周期的预定分数。
20.如权利要求19所述的方法，其特征在于，进一步包括：
通过使用具有由所述多个缓冲器的多个输出信号驱动的多个时钟输入端的多个触发器来检测所述第二信号的在时间上最接近所述第一信号的跳变的跳变。
21.一种包括指令的非瞬态计算机可读存储介质，所述指令被配置成将第一信号和第二信号的跳变时间之间的差转换成时间，所述第二信号在所述第一信号的每个周期期间包括多个跳变，所述指令在由处理器执行时致使所述处理器：
在所述第一信号的每个周期期间，检测所述第二信号的在时间上最接近于所述第一信号的跳变的跳变；
将第一和第二差分输出充电至第一供电电压；
响应于第一时段期间所述第一信号的跳变，在所述第一差分输出和第二供电电压之间形成第一导电路径；
响应于第二时段期间所述第二信号的检测到的边沿，在所述第二差分输出和所述第二供电电压之间形成第二导电路径，所述第一和第二时段不重叠；
生成与所述第二信号的检测到的跳变和所述第一信号的跳变在时间上的差成比例的电压；以及
将所述第一和第二差分输出的电压的差数字化。
22.如权利要求21所述的非瞬态计算机可读存储介质，其特征在于，所述指令进一步致使所述处理器：
经由第一和第二晶体管形成所述第一导电路径；以及
经由第三和第四晶体管形成所述第二导电路径。
23.如权利要求22所述的非瞬态计算机可读存储介质，其特征在于，所述指令进一步致使所述处理器：
经由第五晶体管将所述第一差分输出充电至所述第一供电电压；以及
经由第六晶体管将所述第二差分输出充电至所述第一供电电压。
24.如权利要求23所述的非瞬态计算机可读存储介质，其特征在于，所述第五和第六晶体管是NMOS晶体管，并且其中所述第二供电电压大于所述第一供电电压。
25.如权利要求24所述的非瞬态计算机可读存储介质，其特征在于，所述指令进一步致使所述处理器：
形成第一多个电容器，所述第一多个电容器中的每一个电容器被适配成响应于第一多个信号中的不同信号而被耦合在所述第一差分输出和所述第二供电电压之间；以及
形成第二多个电容器，所述第二多个电容器中的每一个电容器被适配成响应于第二多个信号中的不同信号而被耦合在所述第二差分输出和所述第二供电电压之间。
26.如权利要求25所述的非瞬态计算机可读存储介质，其特征在于，所述指令进一步致使所述处理器：
使用逐次逼近寄存器(SAR)模数转换器对所述第一和第二差分输出的电压的差进行数字化；
使用所述第一和第二多个电容器来执行采样和保持操作。
27.如权利要求26所述的非瞬态计算机可读存储介质，其特征在于，所述指令进一步致使所述处理器：
使用设置在所述SAR模数转换器中的控制逻辑来生成所述第一和第二多个信号。
28.如权利要求27所述的非瞬态计算机可读存储介质，其特征在于，所述指令进一步致使所述处理器：
比较所述第一和第二差分输出的电压以生成比较信号；以及
将所述比较信号递送给所述控制逻辑。
29.如权利要求28所述的非瞬态计算机可读存储介质，其特征在于，所述指令进一步致使所述处理器：
形成串联的多个缓冲器；
将多个可变电容器设置在所述多个缓冲器的输出处；
将所述第一信号施加给所述多个缓冲器中的第一个缓冲器的输入；以及
改变所述多个可变电容器的电容，使得跨所述多个缓冲器的子集中的每一个缓冲器的延迟被调整成所述第二信号的周期的预定分数。
30.如权利要求29所述的非瞬态计算机可读存储介质，其特征在于，所述指令进一步致使所述处理器：
通过使用具有由所述多个缓冲器的多个输出信号驱动的多个时钟输入端的多个触发器来检测所述第二信号的在时间上最接近所述第一信号的跳变的跳变。
31.一种用于将第一信号和第二信号的跳变时间之间的差转换成时间的时间-数字转换器，在所述第一信号的每一个周期期间，所述第二信号包括多个跳变，所述时间-数字转换器包括：
用于在所述第一信号的每个周期期间，检测所述第二信号的在时间上最接近于所述第一信号的跳变的跳变的装置；
用于将第一和第二差分输出充电至第一供电电压的装置；
用于响应于第一时段期间所述第一信号的跳变，在所述第一差分输出和第二供电电压之间形成第一导电路径的装置；
用于响应于第二时段期间所述第二信号的检测到的边沿，在所述第二差分输出和所述第二供电电压之间形成第二导电路径的装置，所述第一和第二时段不重叠；
用于生成与所述第二信号的检测到的跳变和所述第一信号的跳变在时间上的差成比例的电压的装置；以及
用于将所述第一和第二差分输出的电压的差数字化的装置。
32.如权利要求31所述的时间－数字转换器，其特征在于，进一步包括：
用于经由第一和第二晶体管形成所述第一导电路径的装置；以及
用于经由第三和第四晶体管形成所述第二导电路径的装置。
33.如权利要求32所述的时间－数字转换器，其特征在于，进一步包括：
用于经由第五晶体管将所述第一差分输出充电至所述第一供电电压的装置；以及
用于经由第六晶体管将所述第二差分输出充电至所述第一供电电压的装置。
34.如权利要求33所述的时间－数字转换器，其特征在于，所述第五和第六晶体管是NMOS晶体管，并且其中所述第二供电电压大于所述第一供电电压。
35.如权利要求34所述的时间－数字转换器，其特征在于，进一步包括：
第一多个电容器，所述第一多个电容器中的每一个电容器被适配成响应于第一多个信号中的不同信号而被耦合在所述第一差分输出和所述第二供电电压之间；以及
第二多个电容器，所述第二多个电容器中的每一个电容器被适配成响应于第二多个信号中的不同信号而被耦合在所述第二差分输出和所述第二供电电压之间。
36.如权利要求35所述的时间－数字转换器，其特征在于，所述用于将所述第一和第二差分输出的电压的差数字化的装置是逐次逼近寄存器(SAR)模数转换器，其中所述时间－数字转换器进一步包括：
用于使用所述第一和第二多个电容器来执行采样和保持操作的装置。
37.如权利要求36所述的时间－数字转换器，其特征在于，所述用于生成第一和第二多个信号的装置是设置在所述SAR模数转换器中的控制逻辑。
38.如权利要求37所述的时间－数字转换器，其特征在于，进一步包括：
用于比较所述第一和第二差分输出的电压以生成比较信号的装置；以及
用于将所述比较信号递送给所述控制逻辑的装置。
39.如权利要求38所述的时间－数字转换器，其特征在于，进一步包括：
串联的多个缓冲器；
多个可变电容器，每个可变电容器耦合到多个缓冲器中的不同缓冲器的输出；以及
用于改变所述多个可变电容器的电容的装置，使得跨所述多个缓冲器的子集中的每一个缓冲器的延迟是所述第二信号的周期的预定分数。
40.如权利要求39所述的时间－数字转换器，其特征在于，所述用于检测所述第二信号的在时间上最接近所述第一信号的跳变的跳变的装置包括具有由所述多个缓冲器的多个输出信号驱动的多个时钟输入端的多个触发器。
41.一种数字控制锁定环路，包括
检测器，所述检测器被适配成检测控制信号和环路信号之间的差以生成误差信号；
环路滤波器，所述环路滤波器被适配成滤除来自所述误差信号中的噪声的高频分量；
数控振荡器，所述数控振荡器被适配成响应于经滤波的误差信号来生成振荡信号；以及
时间－数字转换器，包括：
响应于参考时钟信号和所述振荡信号的边沿检测器，所述振荡信号在所述参考时钟信号的每一个周期期间包括多个边沿，所述边沿检测器被适配成检测在所述参考时钟信号的每一个周期期间所述第二信号的最接近于所述参考时钟信号的边沿的边沿；
时间-电压转换器，所述时间-电压转换器被适配成生成与所述振荡信号的检测到的边沿和所述参考时钟信号的边沿之间在时间上的差成比例的电压；以及
模数转换器，所述模数转换器被适配成将所述时间-数字转换器生成的电压数字化，经数字化的电压定义所述环路信号。
42.如权利要求41的数字控制锁定环路，其特征在于，所述时间-电压转换器进一步包括：
第一和第二晶体管，所述第一和第二晶体管被适配成提供所述时间-电压转换器的第一差分输出和第一供电电压之间的第一导电路径；以及
第三和第四晶体管，所述第三和第四晶体管被适配成提供所述时间-电压转换器的第二差分输出和所述第一供电电压之间的第二导电路径。
43.如权利要求42的数字控制锁定环路，其特征在于，所述时间-电压转换器进一步包括：
第五晶体管，所述第五晶体管适配成将所述第一差分输出重置至第二供电电压；以及
第六晶体管，所述第六晶体管适配成将所述第二差分输出重置至所述第二供电电压。
44.如权利要求43所述的数字控制锁定环路，其特征在于，所述第五和第六晶体管是NMOS晶体管，并且其中所述第二供电电压小于所述第一供电电压。
45.如权利要求44所述的数字控制锁定环路，其特征在于，进一步包括：
第一多个电容器，所述第一多个电容器中的每一个电容器被适配成响应于第一多个信号中的不同信号而被耦合在所述第一差分输出和所述第二供电电压之间；以及
第二多个电容器，所述第二多个电容器中的每一个电容器被适配成响应于第二多个信号中的不同信号而被耦合在所述第二差分输出和所述第二供电电压之间。
46.如权利要求45所述的数字控制锁定环路，其特征在于，所述模数转换器是逐次逼近寄存器(SAR)模数转换器，并且其中所述第一和第二多个电容器为所述模数转换器执行采样和保持操作。
47.如权利要求46所述的数字控制锁定环路，其特征在于，所述模数转换器进一步包括适配成生成所述第一和第二多个信号的控制逻辑。
48.如权利要求47所述的数字控制锁定环路，其特征在于，所述模数转换器进一步包括比较器，所述比较器适配成比较所述时间－电压转换器的所述第一和第二差分输出的电压，并将比较信号供应给所述控制逻辑。
49.如权利要求48所述的数字控制锁定环路，其特征在于，所述边沿检测器包括多个缓冲器和多个可变电容器，其中跨所述多个缓冲器的每一个缓冲器的延迟是所述振荡信号的周期的预定分数。
50.如权利要求49所述的数字控制锁定环路，其特征在于，所述边沿检测器进一步包括多个触发器，所述多个触发器具有由所述多个缓冲器的多个输出信号驱动的多个时钟输入端。
51.一种将振荡信号锁定到参考时钟信号的方法，所述振荡信号在所述参考时钟信号的每个周期期间包括多个跳变，所述方法包括：
检测控制信号和环路信号之间的差以生成误差信号；
滤除来自所述误差信号中的高频分量；
响应于经滤波的误差信号来生成所述振荡信号；
在所述参考信号的每个周期期间，检测所述振荡信号的在时间上最接近于所述参考时钟信号的跳变的跳变；
将第一和第二差分输出充电至第一供电电压；
响应于第一时段期间所述参考时钟信号的跳变，在所述第一差分输出和第二供电电压之间形成第一导电路径；
响应于第二时段期间所述振荡信号的检测到的边沿，在所述第二差分输出和所述第二供电电压之间形成第二导电路径，所述第一和第二时段不重叠；
生成与所述振荡信号的检测到的跳变和所述参考时钟信号的跳变在时间上的差成比例的电压；以及
将所述电压数字化，经数字化的电压定义所述环路信号。
52.如权利要求51所述的方法，其特征在于，进一步包括：
经由第一和第二晶体管形成所述第一导电路径；以及
经由第三和第四晶体管形成所述第二导电路径。
53.如权利要求52所述的方法，其特征在于，进一步包括：
经由第五晶体管将所述第一差分输出重置成所述第一供电电压；以及
经由第六晶体管将所述第二差分输出重置成所述第一供电电压。
54.如权利要求53所述的方法，其特征在于，所述第五和第六晶体管是NMOS晶体管，并且其中所述第二供电电压大于所述第一供电电压。
55.如权利要求54所述的方法，其特征在于，进一步包括：
形成第一多个电容器，所述第一多个电容器中的每一个电容器被适配成响应于第一多个信号中的不同信号而被耦合在所述第一差分输出和所述第二供电电压之间；以及
形成第二多个电容器，所述第二多个电容器中的每一个电容器被适配成响应于第二多个信号中的不同信号而被耦合在所述第二差分输出和所述第二供电电压之间。
56.如权利要求55所述的方法，其特征在于，进一步包括：
使用逐次逼近寄存器(SAR)模数转换器对所述第一和第二差分输出的电压的差进行数字化；
使用所述第一和第二多个电容器来执行采样和保持操作。
57.如权利要求56所述的方法，其特征在于，进一步包括：
使用设置在所述SAR模数转换器中的控制逻辑来生成所述第一和第二多个信号。
58.如权利要求57所述的方法，其特征在于，进一步包括：
比较所述第一和第二差分输出的电压以生成比较信号；以及
将所述比较信号递送给所述控制逻辑。
59.如权利要求58所述的方法，其特征在于，进一步包括：
形成串联的多个缓冲器；
将多个可变电容器设置在所述多个缓冲器的输出处；
将所述参考时钟信号施加给所述多个缓冲器中的第一个缓冲器的输入；以及
改变所述多个可变电容器的电容，使得跨所述多个缓冲器的子集中的每一个缓冲器的延迟是所述振荡信号的周期的预定分数。
60.如权利要求59所述的方法，其特征在于，进一步包括：
通过使用具有由所述多个缓冲器的多个输出信号驱动的多个时钟输入端的多个触发器来检测所述振荡信号的在时间上最接近所述参考时钟信号的跳变的跳变。
61.一种包括指令的非瞬态计算机可读存储介质，所述指令被配置成将振荡信号锁定到参考时钟信号，所述振荡信号在所述参考时钟信号的每个周期期间包括多个跳变，所述指令在由处理器执行时指示所述处理器：
检测控制信号和环路信号之间的差以生成误差信号；
滤除来自所述误差信号中的高频分量；
响应于经滤波的相位误差信号生成所述振荡信号；
在所述参考时钟信号的每个周期期间，检测所述振荡信号的在时间上最接近于所述参考时钟信号的跳变的跳变；
将第一和第二差分输出充电至第一供电电压；
响应于第一时段期间所述参考信号的跳变，在所述第一差分输出和第二供电电压之间形成第一导电路径；
响应于第二时段期间所述振荡信号的检测到的边沿，在所述第二差分输出和所述第二供电电压之间形成第二导电路径，所述第一和第二时段不重叠；
生成与所述振荡信号的检测到的跳变和所述参考时钟信号的跳变在时间上的差成比例的电压；以及
将所述第一和第二差分输出的电压的差数字化，经数字化的差定义所述环路信号。
62.如权利要求61所述的非瞬态计算机可读存储介质，其特征在于，所述指令进一步致使所述处理器：
经由第一和第二晶体管形成所述第一导电路径；以及
经由第三和第四晶体管形成所述第二导电路径。
63.如权利要求62所述的非瞬态计算机可读存储介质，其特征在于，所述指令进一步致使所述处理器：
经由第五晶体管将所述第一差分输出重置成所述第一供电电压；以及
经由第六晶体管将所述第二差分输出重置成所述第一供电电压。
64.如权利要求63所述的非瞬态计算机可读存储介质，其特征在于，所述第五和第六晶体管是NMOS晶体管，并且其中所述第二供电电压大于所述第一供电电压。
65.如权利要求64所述的非瞬态计算机可读存储介质，其特征在于，所述指令进一步致使所述处理器：
形成第一多个电容器，所述第一多个电容器中的每一个电容器被适配成响应于第一多个信号中的不同信号而被耦合在所述第一差分输出和所述第二供电电压之间；以及
形成第二多个电容器，所述第二多个电容器中的每一个电容器被适配成响应于第二多个信号中的不同信号而被耦合在所述第二差分输出和所述第二供电电压之间。
66.如权利要求65所述的非瞬态计算机可读存储介质，其特征在于，所述指令进一步致使所述处理器：
使用逐次逼近寄存器(SAR)模数转换器对所述第一和第二差分输出的电压的差进行数字化；
使用所述第一和第二多个电容器来执行采样和保持操作。
67.如权利要求66所述的非瞬态计算机可读存储介质，其特征在于，所述指令进一步致使所述处理器：
使用设置在所述SAR模数转换器中的控制逻辑来生成所述第一和第二多个信号。
68.如权利要求67所述的非瞬态计算机可读存储介质，其特征在于，所述指令进一步致使所述处理器：
比较所述第一和第二差分输出的电压以生成比较信号；以及
将所述比较信号递送给所述控制逻辑。
69.如权利要求68所述的非瞬态计算机可读存储介质，其特征在于，所述指令进一步致使所述处理器：
形成串联的多个缓冲器；
将多个可变电容器设置在所述多个缓冲器的输出处；以及
将所述第一参考时钟信号施加给所述多个缓冲器中的第一个缓冲器的输入；以及
改变所述多个可变电容器的电容，使得跨所述多个缓冲器的子集中的每一个缓冲器的延迟是所述振荡信号的周期的预定分数。
70.如权利要求69所述的非瞬态计算机可读存储介质，其特征在于，所述指令进一步致使所述处理器：
通过使用具有由所述多个缓冲器的多个输出信号驱动的多个时钟输入端的多个触发器来检测所述振荡信号的在时间上最接近所述参考时钟信号的跳变的跳变。
71.一种数字控制锁定环路，包括
用于检测控制信号和环路信号之间的差以生成误差信号的装置；
用于滤除来自所述误差信号中的噪声的高频分量的装置；
用于响应于经滤波的误差信号来生成所述振荡信号的装置；
用于在所述参考信号的每个周期期间，检测所述振荡信号的在时间上最接近于所述参考时钟信号的跳变的跳变的装置；
用于将第一和第二差分输出充电至第一供电电压的装置；
用于响应于第一时段期间所述参考时钟信号的跳变，在所述第一差分输出和第二供电电压之间形成第一导电路径的装置；
用于响应于第二时段期间所述振荡信号的检测到的边沿，在所述第二差分输出和所述第二供电电压之间形成第二导电路径的装置，所述第一和第二时段不重叠；
用于生成与所述振荡信号的检测到的跳变和所述参考时钟信号的跳变在时间上的差成比例的电压的装置；以及
用于将所述第一和第二差分输出的电压的差数字化的装置，经数字化的差定义所述环路信号。
72.如权利要求71所述的数字控制锁定环路，其特征在于，进一步包括：
用于经由第一和第二晶体管形成所述第一导电路径的装置；以及
用于经由第三和第四晶体管形成所述第二导电路径的装置。
73.如权利要求71所述的数字控制锁定环路，其特征在于，进一步包括：
用于经由第五晶体管将所述第一差分输出重置成所述第一供电电压的装置；以及
用于经由第六晶体管将所述第二差分输出重置成所述第一供电电压的装置。
74.如权利要求73所述的数字控制锁定环路，其特征在于，所述第五和第六晶体管是NMOS晶体管，并且其中所述第二供电电压大于所述第一供电电压。
75.如权利要求74所述的数字控制锁定环路，其特征在于，进一步包括：
第一多个电容器，所述第一多个电容器中的每一个电容器被适配成响应于第一多个信号中的不同信号而被耦合在所述第一差分输出和所述第二供电电压之间；以及
第二多个电容器，所述第二多个电容器中的每一个电容器被适配成响应于第二多个信号中的不同信号而被耦合在所述第二差分输出和所述第二供电电压之间。
76.如权利要求75所述的数字控制锁定环路，其特征在于，所述用于将所述第一和第二差分输出的电压的差数字化的装置是逐次逼近寄存器(SAR)模数转换器，其中所述时间－数字转换器进一步包括：
用于使用所述第一和第二多个电容器来执行采样和保持操作的装置。
77.如权利要求76所述的数字控制锁定环路，其特征在于，所述用于生成第一和第二多个信号的装置是设置在所述SAR模拟数字转换器中的控制逻辑。
78.如权利要求77所述的数字控制锁定环路，其特征在于，进一步包括：
用于比较所述第一和第二差分输出的电压以生成比较信号的装置；以及
用于将所述比较信号递送给所述控制逻辑的装置。
79.如权利要求78所述的数字控制锁定环路，其特征在于，进一步包括：
串联的多个缓冲器；
多个可变电容器，每个可变电容器耦合到多个缓冲器中的不同的缓冲器的输出；以及
用于改变所述多个可变电容器的电容的装置，使得跨所述多个缓冲器的子集中的每一个缓冲器的延迟是所述振荡信号的周期的预定分数。
79.如权利要求78所述的数字控制锁定环路，其特征在于，所述用于检测所述振荡信号的在时间上最接近所述参考时钟信号的跳变的跳变的装置包括具有由所述多个缓冲器的多个输出信号驱动的多个时钟输入端的多个触发器。
80.如权利要求78所述的数字控制锁定环路，其特征在于，所述用于检测所述振荡信号的在时间上最接近所述参考时钟信号的跳变的跳变的装置包括具有由所述多个缓冲器的多个输出信号驱动的多个时钟输入端的多个触发器。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106066599A (zh) * 2016-07-15 2016-11-02 中国地震局地震研究所 用于三维激光扫描仪的精密时间测量***
CN106168753A (zh) * 2016-06-28 2016-11-30 中国科学院微电子研究所 时间数字转换器
CN107181486A (zh) * 2016-03-11 2017-09-19 株式会社索思未来 定时差测量
CN111025884A (zh) * 2019-12-08 2020-04-17 复旦大学 两步式高速动态时间数字转换器

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9164134B2 (en) * 2012-11-13 2015-10-20 Nvidia Corporation High-resolution phase detector
US9471091B2 (en) 2012-11-28 2016-10-18 Nvidia Corporation Periodic synchronizer using a reduced timing margin to generate a speculative synchronized output signal that is either validated or recalled
US9762250B2 (en) 2013-11-27 2017-09-12 Silicon Laboratories Inc. Cancellation of spurious tones within a phase-locked loop with a time-to-digital converter
US9344103B1 (en) * 2015-07-21 2016-05-17 Realtek Semiconductor Corporation High-resolution time-to-digital converter and method thereof
TWI591457B (zh) * 2015-09-15 2017-07-11 瑞昱半導體股份有限公司 高解析度時間至數位轉換器及其方法
JP6776691B2 (ja) 2016-07-25 2020-10-28 セイコーエプソン株式会社 回路装置、電子機器、物理量センサー及び移動体
JP6819114B2 (ja) * 2016-07-25 2021-01-27 セイコーエプソン株式会社 コンパレーター、回路装置、物理量センサー、電子機器及び移動体
US10749535B2 (en) 2017-06-28 2020-08-18 Analog Devices, Inc. Apparatus and methods for distributed timing using digital time stamps from a time-to-digital converter
US11038511B2 (en) 2017-06-28 2021-06-15 Analog Devices International Unlimited Company Apparatus and methods for system clock compensation
EP3761509A4 (en) * 2018-03-02 2021-04-14 Sony Semiconductor Solutions Corporation PHASE LOCK LOOP CIRCUIT
US11095295B2 (en) 2018-06-26 2021-08-17 Silicon Laboratories Inc. Spur cancellation for spur measurement
US10680622B2 (en) 2018-09-27 2020-06-09 Silicon Laboratories Inc. Spur canceller with multiplier-less correlator
US10659060B2 (en) 2018-09-27 2020-05-19 Silicon Laboratories Inc. Spur cancellation with adaptive frequency tracking
US11101813B2 (en) * 2019-08-16 2021-08-24 Stmicroelectronics S.R.L. Multiple input analog-to-digital converter device and corresponding method
US10819353B1 (en) 2019-10-04 2020-10-27 Silicon Laboratories Inc. Spur cancellation in a PLL system with an automatically updated target spur frequency
US11038521B1 (en) 2020-02-28 2021-06-15 Silicon Laboratories Inc. Spur and quantization noise cancellation for PLLS with non-linear phase detection
US11316522B2 (en) 2020-06-15 2022-04-26 Silicon Laboratories Inc. Correction for period error in a reference clock signal

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040056202A1 (en) * 2002-09-24 2004-03-25 Rao Naresh Kesavan Time-to-voltage converter
US20080169826A1 (en) * 2007-01-12 2008-07-17 Microchip Technology Incorporated Measuring a long time period or generating a time delayed event
CN101515155A (zh) * 2008-02-18 2009-08-26 瑞昱半导体股份有限公司 时间数字转换电路及其相关方法
CN101577546A (zh) * 2009-06-22 2009-11-11 清华大学 基于全动态电压-时间转换电路的时间域比较器
CN201583811U (zh) * 2009-10-15 2010-09-15 山东力创赢芯集成电路有限公司 带有温度测量和驱动功能的时间数字转换器

Family Cites Families (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62299786A (ja) * 1986-06-20 1987-12-26 Yokogawa Electric Corp 時間計測装置
JPH07280857A (ja) * 1994-04-05 1995-10-27 Sony Corp パルス幅測定回路
JP3740971B2 (ja) * 2000-09-28 2006-02-01 横河電機株式会社 タイムインターバル測定器
US6868047B2 (en) 2001-12-12 2005-03-15 Teradyne, Inc. Compact ATE with time stamp system
US6956422B2 (en) 2003-03-17 2005-10-18 Indiana University Research And Technology Corporation Generation and measurement of timing delays by digital phase error compensation
FR2878093B1 (fr) * 2004-11-15 2007-02-09 Commissariat Energie Atomique Circuit de conversion temps-tension symetrique
US7205924B2 (en) 2004-11-18 2007-04-17 Texas Instruments Incorporated Circuit for high-resolution phase detection in a digital RF processor
US7570182B2 (en) 2006-09-15 2009-08-04 Texas Instruments Incorporated Adaptive spectral noise shaping to improve time to digital converter quantization resolution using dithering
US7567197B2 (en) * 2007-09-17 2009-07-28 Samsung Electronics Co., Ltd. Cascade comparator and control method thereof
US7859442B2 (en) 2007-10-05 2010-12-28 Jorg Daniels Asynchronous sigma delta analog to digital converter using a time to digital converter
US7843771B2 (en) 2007-12-14 2010-11-30 Guide Technology, Inc. High resolution time interpolator
US7583152B2 (en) * 2008-01-04 2009-09-01 Qualcomm Incorporated Phase-locked loop with self-correcting phase-to-digital transfer function
JPWO2010047005A1 (ja) 2008-10-23 2012-03-15 パナソニック株式会社 デジタルｐｌｌ回路及び通信装置
EP2192689B1 (en) * 2008-12-01 2012-01-18 Samsung Electronics Co., Ltd. Time-to-digital converter and all-digital phase-locked loop
US8283933B2 (en) 2009-03-13 2012-10-09 Qualcomm, Incorporated Systems and methods for built in self test jitter measurement
US7893861B2 (en) * 2009-06-30 2011-02-22 International Business Machines Corporation Time-to-digital based analog-to-digital converter architecture
TWI382669B (zh) * 2009-07-16 2013-01-11 Ralink Technology Corp 用於管線式類比數位轉換器之比較器及相關訊號取樣方法
TWI347085B (en) * 2009-10-09 2011-08-11 Ind Tech Res Inst Pipeline time-to-digital converter
JP5210289B2 (ja) * 2009-11-26 2013-06-12 旭化成エレクトロニクス株式会社 逐次比較型ａ／ｄ変換器
KR101258877B1 (ko) 2009-11-26 2013-04-29 한국전자통신연구원 클럭 검출기 및 이를 이용한 바이어스 전류 조절 회로
US8324881B2 (en) * 2010-04-21 2012-12-04 Texas Instruments Incorporated Bandgap reference circuit with sampling and averaging circuitry
US8223044B2 (en) * 2010-04-22 2012-07-17 Texas Instruments Incorporated INL correction circuitry and method for SAR ADC
KR101629970B1 (ko) 2010-04-23 2016-06-13 삼성전자주식회사 타임 투 디지털 컨버터 및 그의 동작 방법
US8339302B2 (en) * 2010-07-29 2012-12-25 Freescale Semiconductor, Inc. Analog-to-digital converter having a comparator for a multi-stage sampling circuit and method therefor
KR101212625B1 (ko) * 2010-07-29 2012-12-14 연세대학교 산학협력단 시간-디지털 컨버터 및 그것의 동작 방법
EP2421155B1 (en) * 2010-08-02 2013-07-03 Fraunhofer-Gesellschaft zur Förderung der Angewandten Forschung e.V. A hybrid analog-to-digital converter, an image sensor and a method for providing a plurality of ditigal signals
JP5675299B2 (ja) * 2010-11-26 2015-02-25 三菱電機株式会社 パルス長計測回路
US8324952B2 (en) 2011-05-04 2012-12-04 Phase Matrix, Inc. Time interpolator circuit
JP5673808B2 (ja) * 2011-05-06 2015-02-18 富士通株式会社 クロック生成回路
JP5659950B2 (ja) * 2011-05-24 2015-01-28 富士通株式会社 Ａ／ｄ変換器
KR20130069147A (ko) * 2011-12-16 2013-06-26 삼성전자주식회사 기저대역 신호를 증폭하기 위한 장치 및 회로

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040056202A1 (en) * 2002-09-24 2004-03-25 Rao Naresh Kesavan Time-to-voltage converter
US20080169826A1 (en) * 2007-01-12 2008-07-17 Microchip Technology Incorporated Measuring a long time period or generating a time delayed event
CN101515155A (zh) * 2008-02-18 2009-08-26 瑞昱半导体股份有限公司 时间数字转换电路及其相关方法
CN101577546A (zh) * 2009-06-22 2009-11-11 清华大学 基于全动态电压-时间转换电路的时间域比较器
CN201583811U (zh) * 2009-10-15 2010-09-15 山东力创赢芯集成电路有限公司 带有温度测量和驱动功能的时间数字转换器

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107181486A (zh) * 2016-03-11 2017-09-19 株式会社索思未来 定时差测量
CN107181486B (zh) * 2016-03-11 2022-04-22 株式会社索思未来 定时差测量
CN106168753A (zh) * 2016-06-28 2016-11-30 中国科学院微电子研究所 时间数字转换器
CN106066599A (zh) * 2016-07-15 2016-11-02 中国地震局地震研究所 用于三维激光扫描仪的精密时间测量***
CN106066599B (zh) * 2016-07-15 2018-10-12 中国地震局地震研究所 用于三维激光扫描仪的精密时间测量***
CN111025884A (zh) * 2019-12-08 2020-04-17 复旦大学 两步式高速动态时间数字转换器

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