CN105188214A - 一种分段式线性恒流led驱动电路 - Google Patents

Abstract

本发明属于电子电路技术领域，具体的说涉及一种分段式线性恒流LED驱动电路。本发明的电路主要结构为参考电压产生模块的输出端分别与运算放大器的正向输入端连接；所述整流模块的输出端接LED单元，LED单元的输出端接NMOS功率管的漏极；NMOS管功率管的源极均通过检测电阻RS后接地；每个运算放大器的输出端接一个NMOS功率管的栅极；所有运算放大器的反向输入端通过检测电阻RS后接地；状态检测模块的输入端接采样电阻，其输出端接使能信号摸的输入端；所述使能信号模块的输出端接运算放大器的使能信号端。本发明的有益效果为，通过控制该功率管对应的驱动运算放大器使能端关闭运算放大器，显著降低了驱动芯片的平均工作电流消耗。

Description

一种分段式线性恒流LED驱动电路

技术领域

本发明属于电子电路技术领域，具体的说涉及一种分段式线性恒流LED驱动电路。

背景技术

发光二极管LED是一种在几个伏特的正向电压下就可正常工作并发光的器件，由LED的光学特性可知随着正向电流的增加，LED光谱将发生变化，且LED光通量随之增加，即亮度增加。为控制LED的发光亮度和光谱等通常需要一个稳定的电流。LED驱动电路按工作原理可分为开关驱动和线性恒流驱动。开关驱动电路中的MOS管工作在高频开关状态且整个电路较为复杂，线性恒流驱动电路中驱动电路的调整管工作在连续状态，而不是工作在饱和和截止区的开关状态，且所需的***器件比开关驱动要少。其中后者为交流电直接驱动，而为达到更高的功率因数以及更高的效率，产生了分段式线性恒流LED驱动电路。

目前的分段式线性恒流LED驱动电路在每个周期内，由于功率管是分段导通的，而驱动运算放大器在周期内始终工作，因此造成功耗的浪费。

发明内容

本发明所要解决的，就是针对上述问题，提出一种分段式线性恒流LED驱动电路。

为实现上述目的，本发明采用如下技术方案：

一种分段式线性恒流LED驱动电路，包括整流模块、参考电压产生模块、功率管模块和LED模块，其特征在于，还包括状态检测模块、运算放大器模块、使能信号模块、电阻模块和检测电阻RS；所述LED模块包括多个串联的LED单元；所述运算放大器模块包括多个运算放大器；所述功率管模块包括多个NMOS功率管；所示电阻模块包括多个采样电阻单元；所述LED单元、运算放大器、采样电阻单元和NMOS功率管的数量相等；所述参考电压产生模块的输出端分别与每个运算放大器的正向输入端连接；所述整流模块的输出端接第一个LED单元的输入端，每个LED单元的输出端接一个NMOS功率管的漏极，每个LED单元的输入端连接一个采样电阻单元；所有的NMOS管功率管的源极均通过检测电阻RS后接地；每个运算放大器的输出端接一个NMOS功率管的栅极；所有运算放大器的反向输入端均通过检测电阻RS后接地；状态检测模块的输入端接采样电阻单元，其输出端接使能信号摸的输入端；所述使能信号模块的输出端分别接每一个运算放大器的使能信号端；所述状态检测模块的输出端数量与使能信号检测模块输出端的数量相等，并与运算放大器的数量相等且一一对应。

进一步的，所述运算放大器的数量为4，分别为第一运算放大器、第二运算放大器、第三运算放大器和第四运算放大器；则状态检测模块包括4个输入端和4个输出端，使能信号模块包括4个输入端和4个输出端；所述电阻模块包括4个采样电阻单元，分为由第一电阻R1和第二电阻R2串联构成的第一电阻采样单元、第三电阻R3和第四电阻R4串联构成的第二电阻采样单元、第五电阻R5和第六电阻R6串联构成的第三电阻采样单元、第七电阻R7和第八电阻R8串联构成的第四电阻采样单元；

状态检测模块的第一输入端接第一电阻R1和第二电阻R2的连接点，其第二输入端接第三电阻R3和第四电阻R4的连接点，其第三输入端接第五电阻R5和第六电阻R6的连接点，其第四输入端接第七电阻R7和第八电阻R8的连接点。

所述使能信号模块由第一二输入与非门AND1、第二二输入与非门AND3、第三二输入与非门AND6、第四二输入与非门AND7、第五二输入与非门AND8、第六二输入与非门AND9、第七二输入与非门AND10、第八二输入与非门AND11、第九二输入与非门AND12、第十二输入与非门AND13、第一三输入与非门AND2、第二三输入与门AND4、四输入与非门NAND5、三输入或非门NOR1、二输入或非门NOR2、第一二输入或门OR3、第二二输入或门OR4、第三二输入或门OR5、第四二输入或门OR6、第一非门NOT1、第二非门NOT2、第三非门NOT3、第四非门NOT4、第五非门NOT5、第六非门NOT6和D触发器构成；第一二输入与非门AND1的第一输入端、第一三输入与非门AND2的第一输入端、第二二输入与非门AND3的第一输入端、第二三输入与门AND4的第一输入端、四输入与非门NAND5的第一输入端的连接点为使能信号模块的第一输入端，接状态检测模块的第一输出端；三输入或门NOR1的第一输入端、第一三输入与非门AND2的第二输入端、第二二输入与非门AND3的第二输入端、第二三输入与门AND4的第二输入端和四输入与非门NAND5的第二输入端的连接点为使能信号模块的第二输入端，接状态检测模块的第二输出端；三输入或门NOR1的第二输入端、二输入或非门NOR2的第一输入端、第二三输入与门AND4的第三输入端和四输入与非门NAND5的第三输入端的连接点为使能信号模块的第三输入端，接状态检测模块的第三输出端；三输入或门NOR1的第三输入端、二输入或非门NOR2的第二输入端、第一非门NOT1的输入端和四输入与非门NAND5的第四输入端的连接点为使能信号模块的第四输入端，接状态检测模块的第四输出端；三输入或门NOR1的输出端接第三二输入与非门AND6的第一输入端；第三二输入与非门AND6的第二输入端接第二非门NOT2的输出端，其输出端接第一二输入或门OR3的第一输入端；第一二输入或门OR3的输出端为使能信号模块的第一输出端，接第一运算放大器的使能信号端；第二非门NOT2的输入端接D触发器的Q输出端；第一二输入或门OR3的第二输入端接第四二输入与非门AND7的输出端；第四二输入与非门AND7的第一输入端接D输出端的Q输出端，其第二输入端接第一二输入与非门AND1的输出端；第一二输入与非门AND1的第二输入端接二输入或非门NOR2的输出端；第五二输入与非门AND8的第一输入端接第一二输入与非门AND1的输出端，其第二输入端接第二非门NOT2的输出端，其输出端接第二二输入或门OR4的第一输入端；第二二输入或门OR4的第二输入端接第六二输入与非门AND9的输出端，其输出端为使能信号模块的第二输出端，接第二运算放大器的使能信号端；第二非门NOT2的输入端接D触发器的Q输出端；第六二输入与非门AND9的第一输入端接D触发器的Q输出端，其第二输入端接第一三输入与非门AND2的输出端；第一三输入与非门AND2的第三输入端接第一非门NOT1的输出端；第七二输入与非门AND10的第一输入端接第二二输入与非门AND3的输出端，其第二输入端接第四非门NOT4的输出端，其输出端接第三二输入或门OR5的第一输入端；第三第三二输入或门OR5的第二输入端接第八二输入与非门AND11的输出端，其输出端为使能信号模块的第三输出端，接第三运算放大器的使能信号端；第四非门NOT4的输入端接D触发器的Q输出端；第八二输入与非门AND11的第一输入端接D触发器的Q输出端，其第二输入端接第二三输入与门AND4的输出端；第九二输入与非门AND12的第一输入端接第二三输入与门AND4的输出端，其第二输入端接第五非门NOT5的输出端，其输出端接第四二输入或门OR6的第一输入端，第四二输入或门OR6的第二输入端接第十二输入与非门AND13的输出端，其输出端为使能信号模块的第四输出端，接第四运算放大器的使能信号端；第五非门NOT5的输入端接D触发器的Q输出端；第十二输入与非门AND13的第一输入端接D触发器的Q输出端，其第二输入端接第六非门NO6的输出端；第六非门NOT6的输入端接四输入与非门NAND5的输出端；D触发器的置位端接四输入与非门NAND5的输出端，其D输入端和时钟信号端接地。

本发明的有益效果为，在功率管无电流通过时，控制该功率管对应的驱动运算放大器使能端关闭运算放大器，显著降低了驱动芯片的平均工作电流消耗，减小了驱动芯片的功耗，提高了电路效率。

附图说明

图1是本发明的一种分段式线性恒流LED驱动电路原理示意框图；

图2是状态检测模块结构示意图；

图3是状态检测单元效果示意图；

图4是初始化模块结构示意图；

图5是本发明中运算放大器使能信号控制效果示意图。

具体实施方式

下面结合附图和实施例，详细描述本发明的技术方案：

本发明的一种分段式线性恒流LED驱动电路，如图1所示，包括整流模块、参考电压产生模块、功率管模块和LED模块，其特征在于，还包括状态检测模块、运算放大器模块、使能信号模块、电阻模块和检测电阻RS；所述LED模块包括多个串联的LED单元；所述运算放大器模块包括多个运算放大器；所述功率管模块包括多个NMOS功率管；所示电阻模块包括多个采样电阻单元；所述LED单元、运算放大器、采样电阻单元和NMOS功率管的数量相等；所述参考电压产生模块的输出端分别与每个运算放大器的正向输入端连接；所述整流模块的输出端接第一个LED单元的输入端，每个LED单元的输出端接一个NMOS功率管的漏极，每个LED单元的输入端连接一个采样电阻单元；所有的NMOS管功率管的源极均通过检测电阻RS后接地；每个运算放大器的输出端接一个NMOS功率管的栅极；所有运算放大器的反向输入端均通过检测电阻RS后接地；状态检测模块的输入端接采样电阻单元，其输出端接使能信号摸的输入端；所述使能信号模块的输出端分别接每一个运算放大器的使能信号端；所述状态检测模块的输出端数量与使能信号检测模块输出端的数量相等，并与运算放大器的数量相等且一一对应。

实施例

本例中运算放大器的数量为4，分别为第一运算放大器、第二运算放大器、第三运算放大器和第四运算放大器；则状态检测模块包括4个输入端和4个输出端，使能信号模块包括4个输入端和4个输出端；所述电阻模块包括4个采样电阻单元，分为由第一电阻R1和第二电阻R2串联构成的第一电阻采样单元、第三电阻R3和第四电阻R4串联构成的第二电阻采样单元、第五电阻R5和第六电阻R6串联构成的第三电阻采样单元、第七电阻R7和第八电阻R8串联构成的第四电阻采样单元，状态检测模块的第一输入端接第一电阻R1和第二电阻R2的连接点，其第二输入端接第三电阻R3和第四电阻R4的连接点，其第三输入端接第五电阻R5和第六电阻R6的连接点，其第四输入端接第七电阻R7和第八电阻R8的连接点；

如图4所示，所述使能信号模块由第一二输入与非门AND1、第二二输入与非门AND3、第三二输入与非门AND6、第四二输入与非门AND7、第五二输入与非门AND8、第六二输入与非门AND9、第七二输入与非门AND10、第八二输入与非门AND11、第九二输入与非门AND12、第十二输入与非门AND13、第一三输入与非门AND2、第二三输入与门AND4、四输入与非门NAND5、三输入或非门NOR1、二输入或非门NOR2、第一二输入或门OR3、第二二输入或门OR4、第三二输入或门OR5、第四二输入或门OR6、第一非门NOT1、第二非门NOT2、第三非门NOT3、第四非门NOT4、第五非门NOT5、第六非门NOT6和D触发器构成；第一二输入与非门AND1的第一输入端、第一三输入与非门AND2的第一输入端、第二二输入与非门AND3的第一输入端、第二三输入与门AND4的第一输入端、四输入与非门NAND5的第一输入端的连接点为使能信号模块的第一输入端，接状态检测模块的第一输出端；三输入或门NOR1的第一输入端、第一三输入与非门AND2的第二输入端、第二二输入与非门AND3的第二输入端、第二三输入与门AND4的第二输入端和四输入与非门NAND5的第二输入端的连接点为使能信号模块的第二输入端，接状态检测模块的第二输出端；三输入或门NOR1的第二输入端、二输入或非门NOR2的第一输入端、第二三输入与门AND4的第三输入端和四输入与非门NAND5的第三输入端的连接点为使能信号模块的第三输入端，接状态检测模块的第三输出端；三输入或门NOR1的第三输入端、二输入或非门NOR2的第二输入端、第一非门NOT1的输入端和四输入与非门NAND5的第四输入端的连接点为使能信号模块的第四输入端，接状态检测模块的第四输出端；三输入或门NOR1的输出端接第三二输入与非门AND6的第一输入端；第三二输入与非门AND6的第二输入端接第二非门NOT2的输出端，其输出端接第一二输入或门OR3的第一输入端；第一二输入或门OR3的输出端为使能信号模块的第一输出端，接第一运算放大器的使能信号端；第二非门NOT2的输入端接D触发器的Q输出端；第一二输入或门OR3的第二输入端接第四二输入与非门AND7的输出端；第四二输入与非门AND7的第一输入端接D输出端的Q输出端，其第二输入端接第一二输入与非门AND1的输出端；第一二输入与非门AND1的第二输入端接二输入或非门NOR2的输出端；第五二输入与非门AND8的第一输入端接第一二输入与非门AND1的输出端，其第二输入端接第二非门NOT2的输出端，其输出端接第二二输入或门OR4的第一输入端；第二二输入或门OR4的第二输入端接第六二输入与非门AND9的输出端，其输出端为使能信号模块的第二输出端，接第二运算放大器的使能信号端；第二非门NOT2的输入端接D触发器的Q输出端；第六二输入与非门AND9的第一输入端接D触发器的Q输出端，其第二输入端接第一三输入与非门AND2的输出端；第一三输入与非门AND2的第三输入端接第一非门NOT1的输出端；第七二输入与非门AND10的第一输入端接第二二输入与非门AND3的输出端，其第二输入端接第四非门NOT4的输出端，其输出端接第三二输入或门OR5的第一输入端；第三第三二输入或门OR5的第二输入端接第八二输入与非门AND11的输出端，其输出端为使能信号模块的第三输出端，接第三运算放大器的使能信号端；第四非门NOT4的输入端接D触发器的Q输出端；第八二输入与非门AND11的第一输入端接D触发器的Q输出端，其第二输入端接第二三输入与门AND4的输出端；第九二输入与非门AND12的第一输入端接第二三输入与门AND4的输出端，其第二输入端接第五非门NOT5的输出端，其输出端接第四二输入或门OR6的第一输入端，第四二输入或门OR6的第二输入端接第十二输入与非门AND13的输出端，其输出端为使能信号模块的第四输出端，接第四运算放大器的使能信号端；第五非门NOT5的输入端接D触发器的Q输出端；第十二输入与非门AND13的第一输入端接D触发器的Q输出端，其第二输入端接第六非门NO6的输出端；第六非门NOT6的输入端接四输入与非门NAND5的输出端；D触发器的置位端接四输入与非门NAND5的输出端，其D输入端和时钟信号端接地。

本例的工作原理为：

如图2所示，状态检测模块具体包括状态检测单元1-4。状态检测单元1输入第一采样电阻单元电位VRS，输出信号A；状态检测单元2输入第二采样电阻单元电位VRS，输出信号B；状态检测单元3输入第三采样电阻单元电位VRS，输出信号C；状态检测单元4输入第四采样电阻单元电位VRS，输出信号D。

如图3是状态检测单元1-4效果示意图。如图所示，当LED输入电位>V1时，A为高电平；当输入电位<V1时，A为低电平；当输入电位>V2时，B为高电平；当输入电位<V2时，B为低电平；当输入电位>V3时C为高电平；当输入电位<V3时，C为低电平；当输入电位>V4时，D为高电平；当输入电位<V4时，D为低电平。

如图5所示，EN模块产生运算放大器使能信号。EN模块输入状态检测模块的ABCD信号，输出EN1-EN4使能信号。所述EN模块由二输入与门AND1、AND3、AND6-AND13、三输入与门AND2、四输入与非门NAND5、三输入或非门NOR1、二输入或非门NOR2、二输入或门OR3-OR6、非门NOT1-NOT6、D触发器DFF1构成。其中NOR1输入B、C、D，输出到AND6；NOR2输出C、D，输出到AND1；AND1另一端输入A，AND1输出到AND7和ADN8；NOT1输入D，输出到AND2；AND2的另外两个输入为A、B，AND2输出到AND9；AND3两输入分别为A、B，AND3输出连接AND10；AND4三输入分别为A、B、C；输出到AND11和AND12；NAND5的四个输入分别为A、B、C、D，输出到DFF1的置位端S’，同时连接到NOT6；DFF1的D端、CLK端接地，输出Q端作为选择信号连接到NOT2-NOT5、AND7、AND9、AND11、AND13；AND6与AND7的输出作为OR3的两个输入，OR3最终输出EN1信号；AND8与AND9的输出作为OR4的两个输入，OR4最终输出EN2信号；AND10与AND11的输出作为OR5的两个输入，OR5最终输出EN1信号；AND12与AND12的输出作为OR6的两个输入，OR6最终输出EN4信号。DFF1的输出Q作为标志位是二选一数据选择器的选择信号。

当Q为低电平时，EN1＝B’C’D’EN2＝AC’D’EN3＝ABEN4＝ABC；

当Q＝高电平时，EN1＝AC’D’EN2＝ABD’EN3＝ABCEN4＝ABCD。

如图5所示，为是本发明中运算放大器使能信号控制效果示意图，其中实线为驱动运算放大器使能信号EN1-EN4波形，虚线为传统的分段现性驱动的使能信号，可见本发明相对于传统技术显著降低了驱动芯片的工作时间。

Claims (2)

1.一种分段式线性恒流LED驱动电路，包括整流模块、参考电压产生模块、功率管模块和LED模块，其特征在于，还包括状态检测模块、运算放大器模块、使能信号模块、电阻模块和检测电阻RS；所述LED模块包括多个串联的LED单元；所述运算放大器模块包括多个运算放大器；所述功率管模块包括多个NMOS功率管；所示电阻模块包括多个采样电阻单元；所述LED单元、运算放大器、采样电阻单元和NMOS功率管的数量相等；所述参考电压产生模块的输出端分别与每个运算放大器的正向输入端连接；所述整流模块的输出端接第一个LED单元的输入端，每个LED单元的输出端接一个NMOS功率管的漏极，每个LED单元的输入端连接一个采样电阻单元；所有的NMOS管功率管的源极均通过检测电阻RS后接地；每个运算放大器的输出端接一个NMOS功率管的栅极；所有运算放大器的反向输入端均通过检测电阻RS后接地；状态检测模块的输入端接采样电阻单元，其输出端接使能信号摸的输入端；所述使能信号模块的输出端分别接每一个运算放大器的使能信号端；所述状态检测模块的输出端数量与使能信号检测模块输出端的数量相等，并与运算放大器的数量相等且一一对应。

2.根据权利要求1所述的一种分段式线性恒流LED驱动电路，其特征在于，所述运算放大器的数量为4，分别为第一运算放大器、第二运算放大器、第三运算放大器和第四运算放大器；则状态检测模块包括4个输入端和4个输出端，使能信号模块包括4个输入端和4个输出端；所述电阻模块包括4个采样电阻单元，分为由第一电阻R1和第二电阻R2串联构成的第一电阻采样单元、第三电阻R3和第四电阻R4串联构成的第二电阻采样单元、第五电阻R5和第六电阻R6串联构成的第三电阻采样单元、第七电阻R7和第八电阻R8串联构成的第四电阻采样单元；

状态检测模块的第一输入端接第一电阻R1和第二电阻R2的连接点，其第二输入端接第三电阻R3和第四电阻R4的连接点，其第三输入端接第五电阻R5和第六电阻R6的连接点，其第四输入端接第七电阻R7和第八电阻R8的连接点；

所述使能信号模块由第一二输入与非门AND1、第二二输入与非门AND3、第三二输入与非门AND6、第四二输入与非门AND7、第五二输入与非门AND8、第六二输入与非门AND9、第七二输入与非门AND10、第八二输入与非门AND11、第九二输入与非门AND12、第十二输入与非门AND13、第一三输入与非门AND2、第二三输入与门AND4、四输入与非门NAND5、三输入或非门NOR1、二输入或非门NOR2、第一二输入或门OR3、第二二输入或门OR4、第三二输入或门OR5、第四二输入或门OR6、第一非门NOT1、第二非门NOT2、第三非门NOT3、第四非门NOT4、第五非门NOT5、第六非门NOT6和D触发器构成；第一二输入与非门AND1的第一输入端、第一三输入与非门AND2的第一输入端、第二二输入与非门AND3的第一输入端、第二三输入与门AND4的第一输入端、四输入与非门NAND5的第一输入端的连接点为使能信号模块的第一输入端，接状态检测模块的第一输出端；三输入或门NOR1的第一输入端、第一三输入与非门AND2的第二输入端、第二二输入与非门AND3的第二输入端、第二三输入与门AND4的第二输入端和四输入与非门NAND5的第二输入端的连接点为使能信号模块的第二输入端，接状态检测模块的第二输出端；三输入或门NOR1的第二输入端、二输入或非门NOR2的第一输入端、第二三输入与门AND4的第三输入端和四输入与非门NAND5的第三输入端的连接点为使能信号模块的第三输入端，接状态检测模块的第三输出端；三输入或门NOR1的第三输入端、二输入或非门NOR2的第二输入端、第一非门NOT1的输入端和四输入与非门NAND5的第四输入端的连接点为使能信号模块的第四输入端，接状态检测模块的第四输出端；三输入或门NOR1的输出端接第三二输入与非门AND6的第一输入端；第三二输入与非门AND6的第二输入端接第二非门NOT2的输出端，其输出端接第一二输入或门OR3的第一输入端；第一二输入或门OR3的输出端为使能信号模块的第一输出端，接第一运算放大器的使能信号端；第二非门NOT2的输入端接D触发器的Q输出端；第一二输入或门OR3的第二输入端接第四二输入与非门AND7的输出端；第四二输入与非门AND7的第一输入端接D输出端的Q输出端，其第二输入端接第一二输入与非门AND1的输出端；第一二输入与非门AND1的第二输入端接二输入或非门NOR2的输出端；第五二输入与非门AND8的第一输入端接第一二输入与非门AND1的输出端，其第二输入端接第二非门NOT2的输出端，其输出端接第二二输入或门OR4的第一输入端；第二二输入或门OR4的第二输入端接第六二输入与非门AND9的输出端，其输出端为使能信号模块的第二输出端，接第二运算放大器的使能信号端；第二非门NOT2的输入端接D触发器的Q输出端；第六二输入与非门AND9的第一输入端接D触发器的Q输出端，其第二输入端接第一三输入与非门AND2的输出端；第一三输入与非门AND2的第三输入端接第一非门NOT1的输出端；第七二输入与非门AND10的第一输入端接第二二输入与非门AND3的输出端，其第二输入端接第四非门NOT4的输出端，其输出端接第三二输入或门OR5的第一输入端；第三第三二输入或门OR5的第二输入端接第八二输入与非门AND11的输出端，其输出端为使能信号模块的第三输出端，接第三运算放大器的使能信号端；第四非门NOT4的输入端接D触发器的Q输出端；第八二输入与非门AND11的第一输入端接D触发器的Q输出端，其第二输入端接第二三输入与门AND4的输出端；第九二输入与非门AND12的第一输入端接第二三输入与门AND4的输出端，其第二输入端接第五非门NOT5的输出端，其输出端接第四二输入或门OR6的第一输入端，第四二输入或门OR6的第二输入端接第十二输入与非门AND13的输出端，其输出端为使能信号模块的第四输出端，接第四运算放大器的使能信号端；第五非门NOT5的输入端接D触发器的Q输出端；第十二输入与非门AND13的第一输入端接D触发器的Q输出端，其第二输入端接第六非门NO6的输出端；第六非门NOT6的输入端接四输入与非门NAND5的输出端；D触发器的置位端接四输入与非门NAND5的输出端，其D输入端和时钟信号端接地。