CN105185307A - 一种像素电路 - Google Patents

Abstract

本发明主要是关于显示器领域，更确切地说，是关于AMOLED像素电路区域的设计。像素补偿阵列包含多个像素补偿单元，在任意一列像素补偿单元中，皆包括存储电容值相异的第一部分像素补偿单元和第二部分像素补偿单元，以降低同一列像素补偿单元中各像素补偿单元的存储电容在充电过程中达到的电压值的差异，改善不同区域的亮度差异。

Description

一种像素电路

技术领域

本发明主要是关于显示器领域，更确切地说，是关于AMOLED像素电路区域的设计。

背景技术

在现有技术中，如果试图增加显示器的面板尺寸来迎合消费者的需求，则随着屏幕的尺寸的增大，随之而来的负载也会越来越大，很明显的一个弊端是，从屏幕的底部到顶部会存在RCloading负载效应，致使屏幕各个不同区域的数据信号略有不同，譬如在一列像素中可能会发生底部和顶部的数据信号不一致，造成屏幕的显示差异。但现有技术并未提出解决此问题的应对方案，因此在屏幕显示面板尺寸增加的同时，有必要提供一种方法来保障可屏幕底部和顶部的显示效果一致。

发明内容

在一个可选实施例中，本发明提供过了一种像素电路，包括像素补偿阵列，所述像素补偿阵列包含多个像素补偿单元；其中

在所述像素补偿阵列中的任意一列所述像素补偿单元，皆包括存储电容值相异的第一部分像素补偿单元和第二部分像素补偿单元。

上述的一种像素电路，任意一列所述像素补偿单元中的首个所述像素补偿单元的所述存储电容值被设置为低于末尾所述像素补偿单元的所述存储电容值。

上述的一种像素电路，在任意一列的所述像素补偿单元中，使各所述像素补偿单元的所述存储电容值按从首个所述像素补偿单元到末尾所述像素补偿单元的顺序依次逐步递增。

上述的一种像素电路，在所述像素补偿阵列中的任意一列所述像素补偿单元，包括多级像素补偿模块，并且每一级所述像素补偿模块包括一个或多个连续的所述像素补偿单元；其中，一个所述像素补偿模块中各所述像素补偿单元的所述存储电容值均大于其他所述像素补偿模块中各所述像素补偿单元的所述存储电容值。

上述的一种像素电路，在所述多级像素补偿模块中，任意一级所述像素补偿模块中的各个所述像素补偿单元的所述存储电容值皆相等。

在另一个实施例中，本发明提供了一种像素电路，包括像素补偿阵列，其特征在于，所述像素补偿阵列包含多个像素补偿单元，在所述像素补偿阵列中的任意一列所述像素补偿单元，皆包括存储电容值相异的第一部分像素补偿单元和第二部分像素补偿单元，以抑制同一列所述像素补偿单元共用的一条数据线施加给不同所述像素补偿单元的数据信号的畸变效应，藉此减小同一列所述像素补偿单元中各所述像素补偿单元的所述存储电容在充电过程中达到的电压值的差异。

上述的一种像素电路，在同一列所述像素补偿单元中，将接收的所述数据信号发生重度畸变的一部分所述像素补偿单元中的所述存储电容值调节至比接收的所述数据信号发生轻微畸变或未发生畸变的另一部分所述像素补偿单元中的所述存储电容值大。

附图说明

阅读以下详细说明并参照以下附图之后，本发明的特征和优势将显而易见：

图1是补偿电路的基本架构；

图2是补偿电路的时序控制；

图3A～3D是补偿电路基于图2的时序控制的响应示意图；

图4是补偿电路阵列在基板上的布局；

图5是数据线的数据信号在显示屏幕上底部和顶部发生畸变的示意图；

图6是流经二极管的电流在显示屏幕上底部和顶部的差异；

图7是改变电容值后存储电容上的电压在屏幕底部和顶部的差异；

图8是改变电容值后流经二极管的电流在显示屏幕上底部和顶部的差异；

图9是改变一列像素补充电路中一系列存储的电容值的一个可选实施例。

具体实施方式

下面将结合各实施例，对本发明的技术方案进行清楚完整的阐述，但所描述的实施例仅是本发明用作叙述说明所用的实施例而非全部的实施例，基于该等实施例，本领域的技术人员在没有做出创造性劳动的前提下所获得的方案都属于本发明的保护范围。如图1，以一个常规高清6HD(highdefinition)像素补偿电路或单元进行叙述说明。

在像素补偿电路中，存储电容Cst连接在第一节点N1和提供电源电压VDD的第一电压输入端ELVDD之间，在第一节点N1和一个第二电压输入端之间串联有第一晶体管M1和第二晶体管M2，该第二电压输入端输入一个参考电压Vin，并且第二晶体管M2的第一端连接到参考电压Vin，而第二晶体管M2的第二端与第一晶体管M1的第一端相连，第一晶体管M1的第二端连接到第一节点N1。此外，在第一电压输入端ELVDD和第二节点N2之间连接有一个第七晶体管M7，和在第二节点N2与一个数据线输入端Dlin之间连接有一个第五晶体管M5，第七晶体管M7的第一端连接到第二节点N2而第二端连接到第一电压输入端ELVDD，第五晶体管M5的第一端连接到数据线输入端Dlin而第二端连接到第二节点N2。

另外，在OLED发光元件D1的阳极和第二节点N2之间串联有第六晶体管M6和第八晶体管M8，第八晶体管M8的第一端连接到第二节点N2而第二端连接到第六晶体管M6的第一端，第六晶体管M6的第二端则连接到发光元件D1的阳极，其中第八晶体管M8的控制端连接到第一节点N1。以及，第八晶体管M8的第二端和第六晶体管M6的第一端互连于一个第三节点N3，在第三节点N3和第一节点N1之间串联有第二晶体管M3和第四晶体管M4，第三晶体管M3的第二端连接到第一节点N1，第四晶体管M4的第一端连接到第三节点N3，第三晶体管M3的第一端和第四晶体管M4的第二端互连。第九晶体管M9连接在发光元件D1的阳极和提供参考电压Vin的第二电压输入端之间，其第一端连接到D1的阳极而第二端连接到第二电压输入端。

在一些实施例中，本文提及的第一晶体管至第九晶体管M1～M9都可以选择P型的薄膜晶体管TFT。此外设定第一晶体管至第九晶体管M1～M9各自的控制端是栅极，以及该等晶体管各自的第一端可以例如是源极(或漏极)而第二端则对应为漏极(或源极)。作为电子开关，晶体管的控制端可以控制它的第一端与第二端之间的接通或关断。在图1中，第一扫描信号Sn-1同时耦合到第一、第二晶体管M1、M2的控制端，第二扫描信号Sn同时耦合到第三、第四和第五晶体管M3、M4和M5的控制端，第三扫描信号Sn+1耦合到第九晶体管M9的控制端，使能信号En则同时耦合到第六、第七晶体管M6、M7的控制端。发光元件D1的阴极连接到一个第三电压输入端ELVSS，并且一般在第三电压输入端ELVSS输入地电位或者较之正电源电压VDD为负值的负电压VSS。

参见图3A，展示了像素补偿单元中的各个晶体管对应于图2的时序控制的时段T1的开关响应动作。在该时段T1，使能信号En是高电平状态，受使能信号En控制的第六晶体管M6和第七晶体管M7被关断。第二扫描信号Sn是高电平状态，受第二扫描信号Sn控制的第三晶体管M3和第四晶体管M4以及第五晶体管M5被关断。第三扫描信号Sn+1也是高电平状态，则受第三扫描信号Sn+1控制的第九晶体管M9也被关断，并且在此阶段第八晶体管M8也是关断的。第一扫描信号Sn-1是低电平状态，受第一扫描信号Sn-1控制的第一晶体管M1和第二晶体管M2是接通的，第一扫描信号Sn-1作为存储电容Cst的初始化讯号在节点N1处给存储电容Cst充电，使参考电压Vin的电压讯号写入到存储电容Cst，此时第一节点N1的电位大体上是Vin。

参见图3B，展示了像素补偿单元中的各个晶体管对应于图2的时序控制的时段T2的开关响应动作。在该时段T2，使能信号En是高电平状态，第六晶体管M6和第七晶体管M7被关断。第一扫描信号Sn-1是高电平状态，第一晶体管M1和第二晶体管M2是关断的。第三扫描信号Sn+1也是高电平状态，第九晶体管M9也被关断。第二扫描信号Sn是低电平状态，第三晶体管M3和第四晶体管M4以及第五晶体管M5被接通，并且第二节点N2的电位大于第一节点N1的电位，第八晶体管M8也被接通。第二扫描信号Sn负责在第一节点N1写入提供在数据线dataline上的数据，也即写入在数据线输入端Dlin上所输入的电压讯号Vdata，体现在藉由导通的第三至第五晶体管M3～M5和导通的第八晶体管M8的支路处于临界导通平衡状态时，迫使第一节点N1的电位大体上变化至Vdata－|Vthp|，该Vthp是作为驱动管的第八晶体管M8的阈值电压。

参见图3C，展示了像素补偿单元中的各个晶体管对应于图2的时序控制的时段T3的开关响应动作。在该时段T3，使能信号En是高电平状态，第六晶体管M6和第七晶体管M7被关断。第一扫描信号Sn-1是高电平状态，第一晶体管M1和第二晶体管M2是关断的。第二扫描信号Sn是高电平状态，第三晶体管M3和第四晶体管M4以及第五晶体管M5被关断，并且在此阶段第八晶体管M8也是关断的。但是第三扫描信号Sn+1变为低电平，此阶段执行阳极初始化的步骤，第九晶体管M9导通也即将第二电压输入端所输入一个参考电压Vin传输到OLED发光元件D1的阳极，则第三扫描信号Sn+1会将发光元件D1的阳极残余电荷刷新来延长OLED的使用寿命。

参见图3D，展示了像素补偿单元中的各个晶体管对应于图2的时序控制的一个点亮或发光时段的开关响应动作。在点亮阶段，第一扫描信号Sn-1是高电平状态，第一晶体管M1和第二晶体管M2是关断的。第二扫描信号Sn是高电平状态，第三晶体管M3和第四晶体管M4以及第五晶体管M5被关断。第三扫描信号Sn+1也是高电平状态，第九晶体管M9被关断。使能信号En是低电平状态，第六晶体管M6和第七晶体管M7被接通，并且第二节点N2的电位为电源电压VDD大于第一节点N1的电位Vdata－|Vthp|，第八晶体管M8也是导通的。最终形成从提供电源电压VDD的第一电压输入端ELVDD到第七晶体管M7、第八晶体管M8和第六晶体管M6再到OLED发光元件D1的阴极的导通支路，使OLED发光元件D1发光，粗略计算，流经发光元件D1的电流I满足函数关系(其中参数μ_p表示第八晶体管M8的载流子迁移率，C_OX表示第八晶体管M8的单位面积栅氧化层电容，而W/L则表示第八晶体管M8的沟道宽长比)：

$I=\frac{1}{2}{\mathrm{\μ}}_p{C}_{OX}\frac{W}{L}{(V_{GS}-V_{thp})}^2=\frac{1}{2}{\mathrm{\μ}}_p{C}_{OX}\frac{W}{L}{\[V_{DD}-(V_{data}-|V_{thp}\left|\right)-\left|V_{thp}\right|\]}^2$

则 $I=\frac{1}{2}{\mathrm{\μ}}_p{C}_{OX}\frac{W}{L}{(V_{DD}-V_{data})}^2$

随着屏幕面板的尺寸增大，数据线dataline上的负载loading随之也会越来越大，则同一根数据线从屏幕的底部到顶部会存在寄生电阻电容的RCloading负载效应，进一步导致同一根数据线底部和顶部的数据信号存在差异。

藉由上文揭示的流经OLED发光元件D1的电流I的函数关系很容易获悉，如果数据线提供的Vdata不同，直接结果是电流值不同，则很容易造成屏幕的底部到顶部的显示差异。故同一个屏幕有必要分区域来设计不同的电容值，根据不同的RC进行不同的设计，减小数据信号的电压水准差异，促使屏幕的底部到顶部达到基本相同的显示效果。

参见图4，我们以基于一个GEOA架构(gateemissiondriveronarray)的全高清FHD(fullhighdefinition)结构的像素补偿阵列的布局为例进行说明，像素补偿阵列设置在一个基板之上。连接到驱动芯片IC101的各个数据线DL1、DL2、DL3……DLm分别为不同列的像素补偿单元提供由驱动IC101产生的数据电压信号Vdata。选取像素补偿阵列中的第一列像素补偿单元P11、P21、P31、……Pn1(n是大于等于1的自然数)作为研究对象，第一列像素补偿单元P11、P21、P31、……Pn1公用同一条数据线DL1，其中首个像素补偿单元P11最靠近驱动IC101，第二个像素补偿单元P12次之，……以此类推，末尾像素补偿单元Pn1最远离驱动IC101。现以首尾的两个像素补偿单元为例来说明数据电压信号的波动，因为首个像素补偿单元P11上的数据信号Vdata最接近原始波形，一般而言，首个像素补偿单元P11无需执行任何电容的矫正，相反的是，该列中末尾像素补偿单元Pn1上的数据信号Vdata与原始波形会因为电容电阻的RCloading负载效应发生略微的移相，显而易见末尾像素补偿单元Pn1中的电容需要矫正。

正如图5所示，首个像素补偿单元P11中的存储电容Cst和末尾像素补偿单元Pn1中的存储电容Cst是固定值(例如采用0.2pF)，换言之在不同的区域不同的像素补偿单元的电容值是完全相同的，但是当屏幕尺寸变大，RC变大，可以看到最底部的像素补偿单元P11上施加的数据信号曲线202和最顶部像素补偿单元Pn1上施加的数据信号曲线203就会存在波形差异和畸变。这会进一步导致首个像素补偿单元P11中的存储电容Cst充电达到的电压水准(用曲线204表征)与末尾像素补偿单元Pn1中的存储电容Cst充电达到的电压水准(用曲线205表征)存在差异，例如在37.399us时，首个像素补偿单元P11中的存储电容Cst的充电后的电压约为0.33558V，而末尾像素补偿单元Pn1中的存储电容Cst的电压为0.57079V，两者的差值大概是0.24V。相对应的是，参见图6，在OLED发光元件D1的点亮阶段，首个像素补偿单元P11中流经发光元件D1的电流值为曲线302，而末尾像素补偿单元Pn1中流经发光元件D1的电流值为曲线302，例如在7.9343ms时，首个像素补偿单元P11中流经发光元件D1的电流值等于-181.76nA，末尾像素补偿单元Pn1中流经发光元件D1的电流值等于-157.71nA，仿真电流相差24nA，相差比例是24nA/157.7nA＝15％。这足以造成OLED的亮度差异。通常而言，传输的数据信号Vdata波形畸变越严重，则对应接收该数据信号Vdata的像素补偿单元中存储电容上的充电电压漂移越厉害，这些信号往往是加载在远离驱动IC或初始数据信号Vdata的那些像素补充单元上。反之亦然，接收轻度或未畸变的数据信号Vdata波形的像素补偿单元中的存储电容上的充电电压相对接近预定值，这一部分信号往往是加载在接近驱动IC或者初始数据信号Vdata的那些像素补充单元上。

本发明提出了在一列像素补偿单元P11、P21、P31、……Pn1中，皆包括存储电容值相异的第一部分像素补偿单元和第二部分像素补偿单元。例如至少设置末尾像素补偿单元Pn1具有的存储电容Cst的电容值，是大于首个像素补偿单元P11具有的存储电容Cst的电容值，从而在一列像素补偿单元中，改善共用的一条数据线DL1对应施加给不同像素补偿单元的数据信号Vdata的不同程度的畸变波形所造成的各像素补偿单元中存储电容Cst充电不均匀问题。正如图7所示，首个像素补偿单元P11中的存储电容Cst(例如采用0.2pF)和末尾像素补偿单元Pn1中的存储电容Cst是不同的值(例如采用0.3pF)，换言之在不同的区域不同的像素补偿单元的电容值是不相同的，在存储电容Cst的充电阶段，因为末尾像素补偿单元Pn1中的存储电容Cst的电容值增大，首个像素补偿单元P11中的存储电容Cst充电达到的电压水准(用曲线204表征)与末尾像素补偿单元Pn1中的存储电容Cst充电达到的电压水准(用曲线208表征)间差异降低，例如仍然在37.399us时，首个像素补偿单元P11中的存储电容Cst充电后的电压大约为0.33558V，而末尾像素补偿单元Pn1中的存储电容Cst的电压则变化为0.41911V，两者的差值仅仅是0.0835V。与之对应的是，参考图8，在OLED发光元件D1的点亮阶段，首个像素补偿单元P11中流经发光元件D1的电流值为曲线302，而末尾像素补偿单元Pn1中流经发光元件D1的电流值为曲线306，例如在7.9343ms时，首个像素补偿单元P11中流经发光元件D1的电流值等于-181.76nA，末尾像素补偿单元Pn1中流经发光元件D1的电流值等于-186.93nA，仿真电流相差5.17nA，相差比例是5.17nA/157.7nA＝3％，这几乎看不出来OLED的亮度差异。值得强调的是，本申请披露于图5～图8中的部分数据仅仅是用于向阅读者阐释本案能达到的明显有益效果，该等具体的数值不应该被认为是构成了本案的限制条件。

实质上将首个像素补偿单元P11中的存储电容Cst和末尾像素补偿单元Pn1中的存储电容Cst实施差异化，仅仅是本发明的一个可选的特例，更广泛的，针对整个一列像素补偿单元P11、P21、P31、……Pn1而言，只要设置其中的一部分连续的像素补偿单元P11、P21、P31……Pi1各自的存储电容值和另一部分连续的像素补偿单元P(i+1)1、P(i+2)1、……Pn1各自的存储电容值不同即可。具体而言，因为第一部分像素补偿单元P11、P21、P31……Pi1包含了首个像素补偿单元P11，同时第二部分像素补偿单元P(i+1)1、P(i+2)1、……Pn1包含了末尾像素补偿单元Pn1，注意第一部分像素补偿单元中末尾的一个像素补偿单元(例如Pi1)与第二部分像素补偿单元中首个像素补偿单元(例如P(i+1)1)是前后连续的两个像素补偿单元，则靠前的第一部分像素补偿单元中的存储电容值应该比靠后第二部分像素补偿单元中的存储电容值小，这里的i可以是大于等于1的自然数并且小于n。

在其他的可选但非必须的实施例中，在任意一列的像素补偿单元P11、P21、P31、……Pn1中，可以使各像素补偿单元P11、P21、P31、……Pn1各自的存储电容Cst1、Cst2、Cst3……Cstn的电容值，按从首个像素补偿单元到末尾像素补偿单元的顺序依次逐步递增，也即任意相邻的两个像素补偿单元中，后一个像素补偿单元中的存储电容Cst(k+1)的电容值大于前一个像素补偿单元中的存储电容Cstk的电容值，这里的k可以是大于等于1的自然数并且小于n。

如果将一系列不同存储电容Cst1、Cst2、Cst3……Cstn的电容值设定为依次逐步递增，就会要求改动每一个电容的大小，虽然能够抑制不同存储电容的充电电压漂移，但是试图更改每一个电容却比较耗费时间和成本。

参见图9，在其他的可选但非必须的实施例中，更减省的方法是，将任意一列的像素补偿单元P11、P21、P31、……Pn1划分成多级像素补偿模块S1、S2、S3……，并且任意一级像素补偿模块S_L包括一个或多个在位置上连续的像素补偿单元(Pm1、P(m+1)1、P(m+2)1、……)，注意在前后相邻的两级像素补偿模块中，前一级像素补偿模块S_L-1中末尾的一个像素补偿单元(例如P(m-1)1)与后一级像素补偿模块S_L中首个像素补偿单元(例如P(m)1)是连续的，以保障像素补偿单元P11、P21、P31、……Pn1中的每一个都被分割划定在指定的像素补偿模块中，这里的L，m是大于1的自然数并且小于n。优势在于，存储电容Cst1、Cst2、Cst3……Cstn的电容值无须再设定为彼此都不相同，取而代之的是，在多级像素补偿模块S1、S2、S3……中，任意一级像素补偿模块中的各个像素补偿单元的存储电容Cst的电容值是相等的。例如，前一级像素补偿模块S_L-1的像素补偿单元(……P(m-2)1、P(m-1)1)中各自的存储电容……、Cst(m-2)、Cst(m-1)的电容值均相同，而相邻后一级像素补偿模块S_L中像素补偿单元(Pm1、P(m+1)1、P(m+2)1、……)各自的存储电容Cst(m)、Cst(m+1)、……的电容值也均相同。面临的问题仍然是，同一条数据线施加给不同像素补偿单元的不同程度的畸变数据信号，我们的本质要求是改善这种负面影响，所以我们仍然要求后一级像素补偿模块S_L中像素补偿单元(Pm1、P(m+1)1、P(m+2)1、……)各自的存储电容Cst(m)、Cst(m+1)、……的电容值，要大于前一级像素补偿模块S_L-1的像素补偿单元(……P(m-2)1、P(m-1)1)中各自的存储电容……、Cst(m-2)、Cst(m-1)的电容值。在这个实施例中，不限制于一列的首尾像素补偿单元，更广泛的意义在于，设置一部分像素补偿单元(例如前一级像素补偿模块S_L-1中的像素补偿单元)的存储电容值和另一部分像素补偿单元(例如后一级像素补偿模块S_L中的像素补偿单元)的存储电容值不同，以抑制同一列像素补偿单元共用的一条数据线DL1施加给不同像素补偿单元(例如像素补偿模块S_L-1、S_L中的像素补偿单元)的数据信号的畸变，藉此减小像素补偿模块S_L-1、S_L中不同的像素补偿单元各自的存储电容在充电过程中达到的电压值的差异。

在图9的实施例中，一般而言，规则是将接收的数据信号发生重度畸变的一部分像素补偿单元中(例如后一级像素补偿模块S_L中的像素补偿单元)的存储电容值，调节至比接收的数据信号发生轻微畸变或未发生畸变的另一部分像素补偿单元中(例如前一级像素补偿模块S_L-1中的像素补偿单元)的存储电容值大。

上文介绍了像素补偿模块S_L-1或S_L中各个存储电容等值，但是如果试图在像素补偿模块S_L-1中设置它所含的一系列存储电容……、Cst(m-2)、Cst(m-1)依次逐步递增也是允许的，也即像素补偿模块S_L-1中任意后一个像素补偿单元中的存储电容值大于相邻前一个像素补偿单元中的存储电容值。同样，在像素补偿模块S_L中设置它所含的一系列存储电容Cst(m)、Cst(m+1)、……依次逐步递增也是允许的。

另外，虽然上文是以相邻的两个像素补偿模块S_L-1或S_L为例进行阐明，但是应当注意到，设置一个指定的第二像素补偿模块中各像素补偿单元的存储电容值，均大于另一个第一像素补偿模块中各像素补偿单元的存储电容值，其中第一、第二像素补偿模块两者不相邻也被允许，我们的目的是，将接收的数据信号发生重度畸变的一部分像素补偿单元中(如第二像素补偿模块中的像素补偿单元)的存储电容值，调节至比接收的数据信号发生轻微畸变或未发生畸变的另一部分像素补偿单元中(如第一像素补偿模块中的像素补偿单元)的存储电容值大，藉此减小第一、第二像素补偿模块中各像素补偿单元的存储电容在充电过程中达到的电压值的差异，实现它们两者的显示效果无差异。

以上，通过说明和附图，给出了具体实施方式的特定结构的典型实施例，上述发明提出了现有的较佳实施例，但这些内容并不作为局限。对于本领域的技术人员而言，阅读上述说明后，各种变化和修正无疑将显而易见。因此，所附的权利要求书应看作是涵盖本发明的真实意图和范围的全部变化和修正。在权利要求书范围内任何和所有等价的范围与内容，都应认为仍属本发明的意图和范围内。

Claims (7)

1.一种像素电路，包括像素补偿阵列，其特征在于，所述像素补偿阵列包含多个像素补偿单元；其中

在所述像素补偿阵列中的任意一列所述像素补偿单元，皆包括存储电容值相异的第一部分像素补偿单元和第二部分像素补偿单元。

2.根据权利要求1所述的像素电路，其特征在于，任意一列所述像素补偿单元中的首个所述像素补偿单元的所述存储电容值被设置为低于末尾所述像素补偿单元的所述存储电容值。

3.根据权利要求1所述的像素电路，其特征在于，在任意一列的所述像素补偿单元中，各所述像素补偿单元具有的所述存储电容值按从首个所述像素补偿单元到末尾所述像素补偿单元的顺序依次逐步递增。

4.根据权利要求1所述的像素电路，其特征在于，在所述像素补偿阵列中的任意一列所述像素补偿单元，包括多级像素补偿模块，并且每一级所述像素补偿模块包括一个或多个连续的所述像素补偿单元；其中，一个所述像素补偿模块中各所述像素补偿单元的所述存储电容值均大于其他所述像素补偿模块中各所述像素补偿单元的所述存储电容值。

5.根据权利要求4所述的像素电路，其特征在于，在多级所述像素补偿模块中，任意一级所述像素补偿模块中的各个所述像素补偿单元的所述存储电容值皆相等。

6.一种像素电路，包括像素补偿阵列，其特征在于，所述像素补偿阵列包含多个像素补偿单元，在所述像素补偿阵列中的任意一列所述像素补偿单元，皆包括存储电容值相异的第一部分像素补偿单元和第二部分像素补偿单元，以抑制同一列所述像素补偿单元共用的一条数据线施加给不同所述像素补偿单元的数据信号的畸变效应，藉此减小同一列所述像素补偿单元中各所述像素补偿单元的所述存储电容在充电过程中达到的电压值的差异。

7.根据权利要求6所述的像素电路，其特征在于，在同一列所述像素补偿单元中，接收的所述数据信号发生重度畸变的一部分所述像素补偿单元中的所述存储电容值比接收的所述数据信号发生轻微畸变或未发生畸变的另一部分所述像素补偿单元中的所述存储电容值大。