CN105183061B - 一种电压缓冲器电路 - Google Patents
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Abstract
本发明涉及一种电压缓冲器电路,包括第一缓冲器、第二缓冲器和浮动电流源Ifloat,第一缓冲器的输入端与正的输入参考电压VR_P连接,第一缓冲器的输出端与浮动电流源Ifloat的正端连接,作为电压缓冲器电路的正端输出Vrefp;第二缓冲器的输入端与负的输入参考电压VR_N连接,第二缓冲器的输出端与浮动电流源Ifloat的负端连接,作为电压缓冲器电路的负端输出Vrefn。本发明在一条公共支路上采用浮动电流源作为缓冲器输出端的负载,从而降低了功耗,提高了响应速度;两个缓冲器采用推挽式源跟随结构,进一步提高了响应速度;在上述源跟随结构的基础上引入负反馈来抑制电路存在的非线性,更进一步提高了响应速度。
Description
技术领域
本发明涉及集成电路技术领域,尤其是一种电压缓冲器电路。
背景技术
随着无线通信、数字处理、数字雷达等应用***的快速发展,人们对A/D转换器(ADC)的速度、精度、功耗等指标提出了更高的要求。电压缓冲器通常为A/D转换器提供A/D转换的参考电压,由于其有限的驱动能力引入了误差,影响了ADC的精度;由于缓冲器建立和稳定需要一定的时间,这又限制了ADC的速度;另外为使缓冲器在驱动其他模块时,能够快速建立并且稳定下来,缓冲器必须要足够大的摆率和带宽,这就迫使缓冲器需要有很大的静态电流,这导致电压缓冲器电路占据了整个ADC很大的功耗。总之,电压缓冲器对ADC的速度、精度、功耗有着直接的影响,因此一个快速响应并且稳定的高精度、低功耗的参考电路***对整个ADC的设计有着重要意义。
传统的电压缓冲器电路由图1所示,通常由参考电压电路产生正端参考电压VR_P和负端参考电压VR_N,然后正、负端的参考电压VR_P和VR_N分别各自通过一个线性稳压电路(LDO)缓冲输出。这种电路存在一些缺点:①电路的功耗高,正、负端的参考电压VR_P和VR_N分别缓冲输入需要两个LDO,这极大地增大了电路的功耗;②缓冲器的响应速度慢,LDO的缓冲输出端的PMOS管为共源级的结构,其输出阻抗比较大,导致缓冲器响度速度慢;③缓冲器输出存在非线性,当输出端的负载电流比较大时,缓冲器的输出端Vrefp(或Vrefn)无法保持紧跟输入端VR_P(或VR_N)的参考电压,导致缓冲器存在非线性。
对于上面电路的缺点,将图1中虚线框中的电路做了如图2所示的修改,正、负端的参考电压VR_P和VR_N通过一条公共支路缓冲输出Vrefp和Vrefn。这种电路结构虽然克服了图1中功耗高的缺点,但是却无法解决上面的提到的缺点②和③。
发明内容
本发明要解决的技术问题是克服现有的缺陷,提供一种低功耗、高精度、快速响应的电压缓冲器电路。
为了解决上述技术问题,本发明提供了如下的技术方案:
本发明一种电压缓冲器电路,包括第一缓冲器、第二缓冲器和浮动电流源Ifloat,第一缓冲器的输入端与正的输入参考电压VR_P连接,第一缓冲器的输出端与浮动电流源Ifloat的正端连接,作为电压缓冲器电路的正端输出Vrefp;第二缓冲器的输入端与负的输入参考电压VR_N连接,第二缓冲器的输出端与浮动电流源Ifloat的负端连接,作为电压缓冲器电路的负端输出Vrefn。
进一步地,第一缓冲器包括第一运算放大器A1和第一NMOS管MN1,第一运算放大器A1和第一NMOS管MN1连接,构成第一负反馈回路;第二缓冲器包括第二运算放大器A2和第一PMOS管MP1,第二运算放大器A2和第一PMOS管MP1连接,构成第二负反馈回路。
进一步地,第一运算放大器A1的同相输入端作为第一缓冲器的输入端,第一运算放大器A1的输出端与第一NMOS管MN1的栅极连接,第一NMOS管MN1的漏极接电源,第一NMOS管MN1的源极与第一运算放大器A1的反相输入端连接,作为第一缓冲器的输出端;第二缓冲器包括第二运算放大器A2和第一PMOS管MP1,第二运算放大器A2的同相输入端作为第二缓冲器的输入端,第二运算放大器A2的输出端与第一PMOS管MP1的栅极连接,第一PMOS管MP1的漏极接地,第一PMOS管MP1的源极与第二运算放大器A2的反相输入端连接,作为第二缓冲器的输出端。
进一步地,第一缓冲器包括第一运算放大器A1、第一NMOS管MN1、第一恒流源Iup和第二PMOS管MP2,第一运算放大器A1和第一NMOS管MN1连接,构成第一负反馈回路,第一NMOS管MN1和第二PMOS管MP2连接,构成第三负反馈回路;第二缓冲器包括第二运算放大器A2、第一PMOS管MP1、第二恒流源Idw和第二NMOS管MN2,第二运算放大器A2和第一PMOS管MP1连接,构成第二负反馈回路,第一PMOS管MP1和第二NMOS管MN2连接,构成第四负反馈回路。
进一步地,第一运算放大器A1的同相输入端作为第一缓冲器的输入端,第一运算放大器A1的输出端与第一NMOS管MN1的栅极连接,第一NMOS管MN1的漏极、第二PMOS管MP2的栅极和第一恒流源Iup的负端连接,第一恒流源Iup的正端接电源,第二PMOS管MP2的源极接电源,第二PMOS管MP2的漏极、第一NMOS管MN1的源极和第一运算放大器A1的反相输入端连接,作为第一缓冲器的输出端;第二运算放大器A2的同相输入端作为第二缓冲器的输入端,第二运算放大器A2的输出端与第一PMOS管MP1的栅极连接,第一PMOS管MP1的漏极、第二NMOS管MN2的栅极和第二恒流源Idw的正端连接,第二恒流源Idw的负端接地,第二NMOS管MN2的源极接地,第二NMOS管MN2的漏极、第一PMOS管MP1的源极与第二运算放大器A2的反相输入端连接,作为第二缓冲器的输出端。
本发明的有益效果:
1、本发明通过一条公共支路缓冲输出Vrefp和Vrefn,降低了电压缓冲器电路的功耗;同时在公共支路上采用浮动电流源作为缓冲器输出端的负载,使两个参考电压VR_P、VR_N的输出点的电流可以灵活地流出或流进,即使在输出点有大电流负载时,电压缓冲器电路仍然能够快速响应。
2、本发明中的第一、二缓冲器均采用由MOS管构成的源跟随结构,通过推挽式输出,降低输出点的输出阻抗,进一步提高了电压缓冲器电路的响应速度。
3、本发明中第一、二缓冲器在源跟随结构的基础上引入了负反馈,进一步降低输出点的输出阻抗,提高了电压缓冲器电路的响应速度,并且使电压缓冲器电路的正端输出Vrefp(或负端输出Vrefn)能够保持紧跟正的输入参考电压VR_P(或负的输入参考电压VR_N),抑制电压缓冲器电路存在的非线性,提高了电压缓冲器电路的精度。
附图说明
下面结合附图和实施例对本发明进一步说明。
图1是传统的电压缓冲器电路原理图;
图2是传统的电压缓冲器电路改进的原理图;
图3是本发明一种电压缓冲器电路的原理图;
图4是本发明实施例一的电压缓冲器电路的原理图;
图5是本发明实施例二的电压缓冲器电路的原理图。
具体实施方式
本发明所列举的实施例,只是用于帮助理解本发明,不应理解为对本发明保护范围的限定,对于本技术领域的普通技术人员来说,在不脱离本发明思想的前提下,还可以对本发明进行改进和修饰,这些改进和修饰也落入本发明权利要求保护的范围内。
如图3所示,本发明一种电压缓冲器电路,包括第一缓冲器1、第二缓冲器2和浮动电流源Ifloat,第一缓冲器1的输入端与正的输入参考电压VR_P连接,第一缓冲器1的输出端与浮动电流源Ifloat的正端连接,作为电压缓冲器电路的正端输出Vrefp;第二缓冲器2的输入端与负的输入参考电压VR_N连接,第二缓冲器2的输出端与浮动电流源Ifloat的负端连接,作为电压缓冲器电路的负端输出Vrefn。通过一条公共支路缓冲输出Vrefp和Vrefn,降低了电压缓冲器电路的功耗;同时在公共支路上采用浮动电流源Ifloat作为缓冲器输出端的负载,使两个参考电压VR_P、VR_N的输出点的电流可以灵活地流出或流进,即使在输出点有大电流负载时,电压缓冲器电路仍然能够快速响应。
实施例一:
如图4所示,第一缓冲器1包括第一运算放大器A1和第一NMOS管MN1,第一运算放大器A1的同相输入端作为第一缓冲器1的输入端,第一运算放大器A1的输出端与第一NMOS管MN1的栅极连接,第一NMOS管MN1的漏极接电源,第一NMOS管MN1的源极、第一运算放大器A1的反相输入端和浮动电流源Ifloat的正端连接(A点),作为电压缓冲器电路的正端输出Vrefp;第二缓冲器2包括第二运算放大器A2和第一PMOS管MP1,第二运算放大器A2的同相输入端作为第二缓冲器2的输入端,第二运算放大器A2的输出端与第一PMOS管MP1的栅极连接,第一PMOS管MP1的漏极接地,第一PMOS管MP1的源极、第二运算放大器A2的反相输入端和浮动电流源Ifloat的负端连接(B点),作为电压缓冲器电路的负端输出Vrefn。
下面以第一缓冲器1为例,在第一缓冲器1的输出A点上加测试电压Vx,通过测试测试电流Ix,得到A点输出阻抗Req1:
其中gmn1为第一NMOS管跨导;romn1为第一NMOS管小信号输出阻抗;A1为第一运放的增益。
同理,第二缓冲器2输出B点的输出阻抗Req2:
其中gmp1为第一PMOS管跨导;romp1为第一PMOS管小信号输出阻抗;A2为第二运放的增益。
由式(3)和(4)可以得出,通过采用图4中的由第一NMOS管(或第一PMOS管)构成的源跟随结构,使输出点的输出阻抗减小到再通过推挽式输出,大大减小了输出阻抗,提高了电压缓冲器电路的响应速度;同时,源跟随结构的负载为浮动电流源Ifloat,使两个参考电压VR_P、VR_N的输出点的电流可以灵活地流出或流进,进一步提高了电压缓冲器电路的响应速度。
实施例二:
如图5所示,第一缓冲器1包括第一运算放大器A1、第一NMOS管MN1、第一恒流源Iup和第二PMOS管MP2,第一运算放大器A1的同相输入端作为第一缓冲器1的输入端,第一运算放大器A1的输出端与第一NMOS管MN1的栅极连接,第一NMOS管MN1的漏极、第二PMOS管MP2的栅极和第一恒流源Iup的负端连接(C点),第一恒流源Iup的正端接电源,第二PMOS管MP2的源极接电源,第一NMOS管MN1的源极、第一运算放大器A1的反相输入端和浮动电路源Ifloat的正端连接(A点),再连接第二PMOS管MP2的漏极,作为第一缓冲器1的输出端;第二缓冲器2包括第二运算放大器A2、第一PMOS管MP1、第二恒流源Idw和第二NMOS管MN2,第二运算放大器A2的同相输入端作为第二缓冲器2的输入端,第二运算放大器A2的输出端与第一PMOS管MP1的栅极连接,第一PMOS管MP1的漏极、第二NMOS管MN2的栅极和第二恒流源Idw的正端连接(D点),第二恒流源Idw的负端接地,第二NMOS管MN2的源极接地,第一PMOS管MP1的源极、第二运算放大器A2的反相输入端和浮动电路源Ifloat的负端连接(B点),再连接第二NMOS管MN2的漏极,作为第二缓冲器2的输出端。
在上述实施例一的基础上,在第一NMOS管MN1的漏极与电源之间***第一恒流源Iup,将第二PMOS管MP2的栅极与第一NMOS管MN1的漏极连接形成C点,将第二PMOS管MP2的源极与电源连接,将第二PMOS管MP2的漏极与第一缓冲器1输出A点连接,形成负反馈回路。在第一PMOS管MP1的漏极与地之间***第二恒流源Idw,将第二NMOS管MN2的栅极与第一PMOS管MP1的漏极连接形成D点,将第二NMOS管MN2的源极与地连接,将第二NMOS管MN2的漏极与第二缓冲器2输出B点连接,形成负反馈回路。
下面以第一缓冲器1为例,当负载输出电流增大时,负载从A点抽取电流,使正的输入参考电压VR_P下降,通过第一NMOS管MN1进行共栅级的反馈,导致C点电压降低,使第二PMOS管MP2的电流增大,从而提高流向输出端的电流,补偿A点抽取的电流,抑制正的输入参考电压VR_P减小;当负载输出电流减小时,负载向A点注入电流,使正的输入参考电压VR_P升高,同样通过第一NMOS管MN1进行共栅级的反馈,导致C点电压升高,使第二PMOS管MP2的电流减小,从而减小流向输出端的电流,抵消A点注入的电流,抑制正的输入参考电压VR_P升高;因此,第一NMOS管MN1与第二PMOS管MP2组成的负反馈回路,使电压缓冲器电路的正端输出Vrefp(或负端输出Vrefn)能够保持紧跟正的输入参考电压VR_P(或负的输入参考电压VR_N),从而抑制缓冲器由于负载的变化引入的非线性。同理,对于第二缓冲器2,第二NMOS管MN2具有相同的作用。由于引入负反馈回路,采用实施例一中使用的加压测流法,可以计算出输出点输出阻抗为与实施例一中计算出的输出阻抗相比,输出阻抗大大减小,进一步提高了电压缓冲器电路的响应速度。
Claims (2)
1.一种电压缓冲器电路,其特征在于,所述电压缓冲器电路包括第一缓冲器(1)、第二缓冲器(2)和浮动电流源Ifloat,所述第一缓冲器(1)的输入端与正的输入参考电压VR_P连接,第一缓冲器(1)的输出端与浮动电流源Ifloat的正端连接,作为电压缓冲器电路的正端输出Vrefp;所述第二缓冲器(2)的输入端与负的输入参考电压VR_N连接,第二缓冲器(2)的输出端与浮动电流源Ifloat的负端连接,作为电压缓冲器电路的负端输出Vrefn,所述第一缓冲器(1)包括第一运算放大器A1和第一NMOS管MN1,第一运算放大器A1和第一NMOS管MN1连接,构成第一负反馈回路;所述第二缓冲器(2)包括第二运算放大器A2和第一PMOS管MP1,第二运算放大器A2和第一PMOS管MP1连接,构成第二负反馈回路,所述第一运算放大器A1的同相输入端作为第一缓冲器(1)的输入端,第一运算放大器A1的输出端与第一NMOS管MN1的栅极连接,第一NMOS管MN1的漏极接电源,第一NMOS管MN1的源极与第一运算放大器A1的反相输入端连接,作为第一缓冲器(1)的输出端;所述第二缓冲器(2)包括第二运算放大器A2和第一PMOS管MP1,第二运算放大器A2的同相输入端作为第二缓冲器(2)的输入端,第二运算放大器A2的输出端与第一PMOS管MP1的栅极连接,第一PMOS管MP1的漏极接地,第一PMOS管MP1的源极与第二运算放大器A2的反相输入端连接,作为第二缓冲器(2)的输出端。
2.根据权利要求1所述的电压缓冲器电路,其特征在于:所述第一缓冲器(1)还包括第一恒流源Iup和第二PMOS管MP2,第一NMOS管MN1和第二PMOS管MP2连接,构成第三负反馈回路;所述第二缓冲器(2)还包括第二恒流源Idw和第二NMOS管MN2,第一PMOS管MP1和第二NMOS管MN2连接,构成第四负反馈回路,第一NMOS管MN1的漏极、第二PMOS管MP2的栅极和第一恒流源Iup的负端连接,第一恒流源Iup的正端接电源,第二PMOS管MP2的源极接电源,第二PMOS管MP2的漏极、第一NMOS管MN1的源极和第一运算放大器A1的反相输入端连接,作为第一缓冲器(1)的输出端;第一PMOS管MP1的漏极、第二NMOS管MN2的栅极和第二恒流源Idw的正端连接,第二恒流源Idw的负端接地,第二NMOS管MN2的源极接地,第二NMOS管MN2的漏极、第一PMOS管MP1的源极与第二运算放大器A2的反相输入端连接,作为第二缓冲器(2)的输出端。
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