CN105182377B - 一种接收机板卡及接收机 - Google Patents

Abstract

本发明实施例公开了一种接收机板卡及接收机。本发明实施例中，基带处理模块用于根据卫星数字中频信号得到第一数据，将第一数据写入N个双口RAM中，并向定位解算模块发送第一指令；以及在接收到第二指令的情况下，从N个双口RAM中读取第二数据；N为大于1的整数；定位解算模块接收用于在接收到第一指令的情况下，通过EMIF总线从N个双口RAM中读取第一数据；根据第一数据，得到第二数据，通过EMIF总线将第二数据写入到N个双口RAM中，并向基带处理模块发送第二指令。本发明实施例中通过EMIF总线和N个双口RAM有效提高了基带处理模块与定位解算模块之间的数据交互的能力。

Description

一种接收机板卡及接收机

技术领域

本发明涉及卫星导航技术领域，尤其涉及一种接收机板卡及接收机。

背景技术

目前全球卫星导航接收***中，主要包括了主要包括了中国BDS(BeiDouNavigation Satellite System，北斗卫星导航***)、美国GPS(Global NavigationSatellite System，全球定位***)、俄国格洛纳斯(GLONASS)和欧洲伽利略(Galileo)，每个卫星***又有多个频点信号，加在一起有十几个频点。为设计能容纳更多频点的多模多频接收机，基带中的卫星跟踪通道可能会达到几百个，基带处理模块与定位解算模块每一次的数据交互量会达到10K左右。卫星导航接收机基带处理模块与定位解算模块通信方法主要有两种方式：第一种方式：定位解算模块中的CPU(Central Processing Unit，处理器)通过总线访问基带处理模块中的寄存器；第二种方式定位解算模块中的CPU通过总线方式访问基带处理模块中的单个RAM(Random Access Memory，随机存储器)的数据。

上述第一种方式，基带处理模块每隔一定时间将卫星数据锁存到寄存器组中，然后定位解算模块中的CPU通过总线读写寄存器中的数据，因此，这种方式中的总线数据更新速率由基带处理模块的时钟控制，通信效率很低，一般最大也只能达到几十兆的通信速率；此外，将所有卫星通道寄存器通过一个数据选择器与地址逻辑连接，影响基带处理模块FPGA综合布线的成功率。

上述第二种方式，使用单个RAM作为总线与基带之间的数据缓冲，一方面会导致基带处理模块内部布线时RAM的扇入太大，另一方面，传统单口RAM只有一个数据地址端口，读写不能同时进行，通信效率较低。此外，基带处理模块将所有卫星通道的数据都写入到一个RAM中需要较长时间，降低了通信时总线利用效率，且当通道足够多时，有可能不能满足卫星跟踪所需的实时处理时间。

综上，目前亟需一种稳定可靠的方法用于实现基带处理模块与定位解算模块之间的数据交互。

发明内容

本发明实施例提供一种接收机板卡，用以提高基带处理模块与定位解算模块之间的数据交互能力。

本发明实施例提供的一种接收机板卡，包括射频模块、基带处理模块和定位解算模块，所述射频模块与所述基带处理模块连接，所述基带处理模块与所述定位解算模块通过外部存储器接口EMIF总线连接；所述基带处理模块包括N个双口RAM；所述射频模块用于通过对接收到的卫星导航信号进行处理得到卫星数字中频信号，并将所述卫星数字中频信号发送给所述基带处理模块；

所述基带处理模块用于根据接收到的所述卫星数字中频信号得到第一数据，将所述第一数据写入N个双口RAM中，并向所述定位解算模块发送第一指令；以及在接收到第二指令的情况下，从所述N个双口RAM中读取第二数据；N为大于1的整数；

所述定位解算模块用于在接收到所述第一指令的情况下，通过所述EMIF总线从所述N个双口RAM中读取所述第一数据；根据所述第一数据，得到所述第二数据，以及通过所述EMIF总线将所述第二数据写入所述N个双口RAM中，并向所述基带处理模块发送第二指令。

较佳地，所述双口RAM包括第一读写端口和第二读写端口；

所述基带处理模块用于将所述第一数据通过所述第一读写端口写入所述N个双口RAM中，以及通过所述第一读写端口从所述N个RAM中读取所述第二数据；

所述定位解算模块用于将所述第二数据通过所述第二读写端口写入所述N个双口RAM中，以及通过所述第二读写端口从所述N个双口RAM中读取所述第一数据。

较佳地，所述基带处理模块通过所述第一读写端口读写数据的速度由第一时钟信号控制；

所述定位解算模块通过所述第二读写端口读写数据的速度由第二时钟信号控制。

较佳地，所述双口RAM包括第一存储区域和第二存储区域；

所述基带处理模块还包括第一读写选择单元；所述第一读写选择单元用于将所述第一数据选择性地写入N个所述第一存储区域或N个所述第二存储区域，以及选择性地从N个所述第一存储区域或N个所述第二存储区域读取所述第二数据；

所述定位解算模块还包括第二读写选择单元；所述第二读写选择单元用于将所述第二数据选择性地写入N个所述第一存储区域或N个所述第二存储区域，以及选择性地从N个所述第一存储区域或N个所述第二存储区域读取所述第一数据；

所述第一读写选择单元写入第一数据的存储区域与所述第二读写选择单元写入所述第二数据的存储区域不同。

较佳地，所述第一读写选择单元包括与所述N个RAM一一对应的N个内部逻辑控制；

所述第一读写选择单元用于将所述第一数据选择性地写入N个所述第一存储区域或N个所述第二存储区域，以及选择性地从N个所述第一存储区域或N个所述第二存储区域读取所述第二数据，包括：

所述N个内部逻辑控制通过写逻辑将所述第一数据选择性地写入N个所述第一存储区域或N个所述第二存储区域，以及通过读逻辑选择性地从N个所述第一存储区域或N个所述第二存储区域读取所述第二数据。

较佳地，所述第二读写选择单元包括EMIF总线控制器；所述基带处理模块还包括RAM选择逻辑；

所述第二读写选择单元用于将所述第二数据选择性地写入N个所述第一存储区域或N个所述第二存储区域，以及选择性地从N个所述第一存储区域或N个所述第二存储区域读取所述第一数据，包括：

所述EMIF总线控制器通过所述RAM选择逻辑将所述第二数据选择性地写入N个所述第一存储区域或N个所述第二存储区域，以及选择性地从N个所述第一存储区域或N个所述第二存储区域读取所述第一数据。

较佳地，所述第一数据包括各卫星IQ通道累加量、码片计数值，码周计数值、载波周计数值；所述第二数据包括移位寄存器抽头字、移位寄存器初始状态字、移位寄存器截止状态、载波频率控制字、载波相位控制字、码频率控制字、码相位控制字。

较佳地，所述基带处理模块为现场可编程门阵列模块FPGA；所述定位解算模块为数字信号处理器DSP。

较佳地，所述定位解算模块包括增强型直接内存存取EDMA控制器；

所述EDMA控制器用于控制所述EMIF总线从所述N个双口RAM中读取所述第一数据，以及控制所述EMIF总线将所述第二数据写入所述N个双口RAM中。

本发明实施例提供的一种接收机，包括天线以及上述实施例所述的接收机板卡；

所述天线，用于接收卫星导航信号，并将所述卫星导航信号发送给所述接收机板卡。

本发明实施例中的接收机板卡包括射频模块、基带处理模块和定位解算模块，射频模块与基带处理模块连接，基带处理模块与定位解算模块通过EMIF总线连接；基带处理模块包括N个双口RAM；射频模块用于通过对接收到的卫星导航信号进行处理得到卫星数字中频信号，并将所述卫星数字中频信号发送给基带处理模块；基带处理模块用于根据卫星数字中频信号得到第一数据，将第一数据写入N个双口RAM中，并向定位解算模块发送第一指令；以及在接收到第二指令的情况下，从N个双口RAM中读取第二数据；N为大于1的整数；定位解算模块接收用于在接收到第一指令的情况下，通过EMIF总线从N个双口RAM中读取第一数据；根据第一数据，得到第二数据，通过EMIF总线将第二数据写入到N个双口RAM中，并向基带处理模块发送第二指令。本发明实施例中基带处理模块和定位解算模块采用基于EMIF总线和N个双口RAM的数据通信方式，使得基带处理模块能够以并行的方式同时对N个双口RAM进行读写，有效缩短了基带处理模块读写RAM的时间，提高了基带处理模块FPFA综合布线的成功率；而且，通过EMIF总线和N个双口RAM有效提高了基带处理模块与定位解算模块之间的数据交互的能力。

附图说明

为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简要介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域的普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。

图1为本发明实施例提供的一种接收机板卡的结构示意图；

图2为本发明实施例提供的一种接收机板卡的具体结构示意图；

图3为本发明实施例提供的一种数据交互示意图；

图4为本发明实施例提供的EMIF总线与FPGA中的双口RAM的连接方式示意图；

图5为本发明实施例提供的一种接收机的结构示意图。

具体实施方式

为了使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明作进一步地详细描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。

图1为本发明实施例提供的一种接收机板卡的结构示意图，适用于导航接收机，该接收机板卡包括与天线101连接的射频模块102、基带处理模块103和定位解算模块104，所述射频模块102与所述基带处理模块103连接，所述基带处理模块103与所述定位解算模块104通过EMIF(External Memory Interface，外部存储器接口)总线连接；所述基带处理模块103包括N个双口RAM；

所述射频模块102用于通过对接收到的卫星导航信号进行处理得到卫星数字中频信号，并将所述卫星数字中频信号发送给所述基带处理模块103；

所述基带处理模块103用于根据接收到的所述卫星数字中频信号得到第一数据，将所述第一数据写入N个双口RAM中，并向所述定位解算模块104发送第一指令；在接收到第二指令的情况下，从所述N个双口RAM中读取第二数据；N为大于1的整数；

所述定位解算模块104用于在接收到所述第一指令的情况下，通过所述EMIF总线从所述N个双口RAM中读取所述第一数据；根据所述第一数据，得到所述第二数据，通过所述EMIF总线将所述第二数据写入到所述N个双口RAM中，并向所述基带处理模块103发送第二指令。

本发明实施例中基带处理模块和定位解算模块采用基于EMIF总线和N个双口RAM的数据通信方式，使得基带处理模块能够以并行的方式同时对N个双口RAM进行读写，有效缩短了基带处理模块读写RAM的时间，提高了基带处理模块FPGA综合布线的成功率；而且，通过EMIF总线和N个双口RAM有效提高了基带处理模块与定位解算模块之间的数据交互的能力。

本发明实施例中天线接收到的卫星导航信号可为多种卫星导航***的信号，较佳的，卫星导航信号为以下内容中的一项或几项：全球定位***(Global PositioningSystem，GPS)、北斗卫星导航***(BeiDou Navigation Satellite System，BDS)、全球卫星导航***(GLONASS)、伽利略卫星导航(GALILEO)。

本发明实施例中，天线接收到卫星导航信号后，将其发送给接收机板卡中的射频模块，射频模块通过对接收到的卫星导航信号进行处理得到卫星数字中频信号，并将所述卫星数字中频信号发送给所述基带处理模块，所述基带处理模块根据接收到的所述卫星数字中频信号得到第一数据。

本发明实施例中，所述第一数据包括各卫星IQ通道累加量、码片计数值、码周计数值、载波周期计数值；所述第二数据包括移位寄存器抽头字、移位寄存器初始状态字、移位寄存器截止状态、载波频率控制字、载波相位控制字、码频率控制字、码相位控制字。

本发明实施例中，双口RAM包括第一读写端口和第二读写端口，从而使得基带处理模块和定位解算模块能够通过不同的读写端口访问N个双口RAM，具体地，基带处理模块将所述第一数据通过所述第一读写端口写入所述N个双口RAM中，以及通过所述第一读写端口从所述N个RAM中读取所述第二数据；定位解算模块用于将所述第二数据通过所述第二端口写入所述N个双口RAM中，以及通过所述第二端口从所述N个双口RAM中读取所述第一数据。

由于基带处理模块和定位解算模块能够通过不同的读写端口访问N个双口RAM，因此，基带处理模块和定位解算模块读写数据的速度也可通过不同的时钟信号来控制。

具体地，基带处理模块通过所述第一读写端口读写数据的速度由第一时钟信号控制，定位解算模块通过所述第二读写端口读写数据的速度由第二时钟信号控制，从而实现了基带处理模块和定位解算模块对双口RAM的操作时钟相互独立，读写互不干扰。例如，基带处理模块以50M的时钟将数据并行写入双口RAM中，写完后定位解算模块可用200M的时钟从双口RAM中读取数据，二者无需保持同步，从而使得定位解算模块能够以更快的速度访问双口RAM，有效提高了定位解算模块的访问双口RAM的效率。

本发明实施例中，第一指令可以为基带处理模块向定位解算模块发送的一个握手信号，第二指令可以为定位解算模块向基带处理模块发送的一个握手信号。

本发明实施例中，基带信号处理模块为可以FPGA(FieldProgrammable GateArray，现场可编程门阵列模块)；定位解算模块可以为DSP(DigitalSignal Processors，数字信号处理器)。基于DSP和FPGA的接收机板卡充分发挥了FPGA中基带处理过程可编程和DSP强大的数据处理能力。

FPGA和DSP通过EMIF总线连接，实现双向通信。具体地，FPGA将捕获后的卫星数据(第一数据)写入到N个双口RAM后，发送一个握手信号给DSP，DSP接收到握手信号后，通过EMIF总线从N个双口RAM中读取卫星数据，并根据卫星数据得到环路参数值(第二数据)。DSP通过EMIF总线将第二数据写入到N个双口RAM中，并向FPGA发送一个握手信号。FPGA接收到握手信号后，从N个双口RAM中取出第二数据，以根据第二数据调整各卫星通道的参数值，保证对卫星信号的紧密跟踪。

本发明实施例中，N的大小可根据基带卫星通道一次更新的数据量来设置，同时还应考虑FPGA布线的扇入扇出大小。例如，基带卫星跟踪通道数为M，每次通道更新的总数据量为Q，每次调整通道参数数据量为S，那么每个RAM中的数据量可以按照(Q+S)/N进行设计，N、Q和S决定了RAM的位宽和深度。本发明实施例中，当N为1时，FPGA中RAM的布线的扇入最大，不利于时序约束，因此，优选地，N为大于1的整数。

由于FPGA将Q个数据一次性地写入到双口RAM中后，才向DSP发送握手信号，因此，通道数M的值越大，数据总量Q的值便越高，FPGA写入数据所需的时间越长，难以满足需求。为进一步提高FPGA与DSP之间的数据传输效率，本发明实施例优选将FPGA中的每个双口RAM的存储区域划分为两部分，即第一存储区域和第二存储区域。基带处理模块还包括第一读写选择单元，用于将所述第一数据选择性地写入N个所述第一存储区域或N个所述第二存储区域，以及选择性地从N个所述第一存储区域或N个所述第二存储区域读取所述第二数据；定位解算模块还包括第二读写选择单元，用于将所述第二数据选择性地写入N个所述第一存储区域或N个所述第二存储区域，以及选择性地从N个所述第一存储区域或N个所述第二存储区域读取所述第一数据。

本发明实施例中，第一读写选择单元写入第一数据的存储区域与第二读写选择单元写入所述第二数据的存储区域不同。若第一读写选择单元将所述第一数据写入N个第一存储区域，则相应地，第二读写选择单元将第二数据写入N个第二存储区域；若第一读写选择单元将所述第一数据写入N个第二存储区域，则相应地，第二读写选择单元将第二数据写入N个第一存储区域。

图2为本发明实施例提供的一种接收机板卡的具体结构示意图。如上述所述，本发明实施例中的N的值可进行设置。此处为方便解释本发明实施例中的接收机板卡的具体结构，仅示出FPGA中的两个双口RAM，即双口RAM1和双口RAM2。其中，双口RAM1包括存储区域1a和存储区域1b，双口RAM2包括存储区域2a和存储区域2b。N个双口RAM的结构与两个双口RAM的结构类似，可参照两个双口RAM的结构，此处不再赘述。

具体地，本发明实施例中，第一读写选择单元可以包括与N个双口RAM一一对应的N个内部逻辑控制，每个内部逻辑控制包括一个读逻辑和一个写逻辑，其中，读逻辑用于从双口RAM的一个存储区域内读取数据，写逻辑用于将数据写入双口RAM的另一个存储区域内。所述N个内部逻辑控制通过写逻辑将所述第一数据选择性地写入N个所述第一存储区域或N个所述第二存储区域，以及通过读逻辑选择性地从N个所述第一存储区域或N个所述第二存储区域读取所述第二数据。

第二读写选择单元可以为EMIF总线控制器，其中，EMIF总线中的一部分地址线与双口RAM中的地址线连接，另一部分与FPGA中的RAM选择逻辑相连接，此部分地址线能够通过组合逻辑的方式依次片选所有的双口RAM，从而实现通过所述RAM选择逻辑将所述第二数据选择性地写入N个所述第一存储区域或N个所述第二存储区域，以及选择性地从N个所述第一存储区域或N个所述第二存储区域读取所述第一数据。

本发明实施例中的DSP中包括处理器，可以由处理器控制EMIF总线进行数据的读取和写入。优选地，本发明实施例中还可以包括EDMA(Enhanced Direct Memory Access，增强型直接内存存取)控制器，由于EDMA控制器具有独立于处理器的后台批量数据传输的能力，因此，通过EDMA控制器控制EMIF总线进行数据的读取和写入，能够有效减少DSP中的处理器的使用率，充分发挥DSP的高速性能，使得处理器能够有更多的资源去完成更多通道的卫星定位解算，降低了DSP选型的成本。

图3为本发明实施例提供的一种数据交互示意图。同样地，为方便解释本发明实施例中的数据交互过程，仅示出FPGA中的两个双口RAM。N个双口RAM的数据交互过程与两个双口RAM的数据交互过程类似，可参照两个双口RAM得到，此处不再赘述。

如图3所示，FPGA中包括双口RAM1和双口RAM2，第一内部逻辑控制用于控制双口RAM1中数据的读取和写入，第二内部逻辑控制用于控制双口RAM2中数据的读取和写入；其中，第一内部逻辑控制可以通过写逻辑将数据写入存储区域1b中，通过读逻辑从存储区域1a中读取数据，第二内部逻辑控制可以通过写逻辑将数据写入存储区域2b中，通过读逻辑从存储区域2a中读取数据；或者，第一内部逻辑控制也可以通过写逻辑将数据写入存储区域1a中，通过读逻辑从存储区域1b中读取数据，第二内部逻辑控制也可以通过写逻辑将数据写入存储区域2a中，通过读逻辑从存储区域2b中读取数据。图3中仅示出其中的一种情形，本发明实施例对此不做具体限定。FPGA中还可以包括第一信号处理单元，用于接收DSP发送的握手信号以及向DSP发送握手信号。

DSP中包括处理器、EDMA控制器、EMIF总线控制器，还可以包括第二信号处理单元，用于接收FPGA发送的握手信号以及向FPGA发送握手信号。一方面，处理器用于在第二信号处理单元接收到FPGA发送的握手信号后，启动EDMA控制器，通过EMIF总线控制器控制EMIF总线从FPGA的双口RAM中读取数据；另一方面，处理器用于在通过EDMA控制器、EMIF总线控制器以及EMIF总线将数据写入到FPGA的双口RAM中后，指示第二信号处理单元向FPGA发送握手信号，以通知FPGA已准备好数据。

下面结合图3对FPGA与DSP之间的数据交互流程做进一步介绍。

FPGA通过对卫星的捕获、跟踪，计算出包括各通道同相支路、正交支路相干积分值和码周计数等卫星数据，通过第一内部逻辑控制和第二内部逻辑控制中的写逻辑将卫星数据写入到两个双口RAM中的存储区域1b和存储区域2b；当数据写完后，FPGA通过第一信号处理单元向DSP发送一个握手信号，用来通知DSP从两个双口RAM中的存储区域1b和存储区域2b中读取数据。DSP中的处理器在确定第二信号处理单元接收到FPGA中的第一信号处理单元发送的握手信号后，启动EDMA控制器，通过EMIF总线控制器控制EMIF总线，采用组合逻辑的方式从FPGA的存储区域1b和存储区域2b中读取数据。DSP中的处理器对读取到的数据进行处理，并将运算出来的载波偏移量和码片偏移量等数据，通过EDMA控制器、EMIF总线控制器发送到EMIF总线，进而通过EMIF总线，采用组合逻辑的方式写入到两个双口RAM的存储区域1a和存储区域2a；当数据写完后，DSP中的第二信号处理单元向FPGA中的第一信号处理单元发送一个握手信号，用来通知FPGA已经完成数据的写入。FPGA中的第一信号处理单元接收到握手信号后，通过第一内部逻辑控制和第二内部逻辑控制中的读逻辑从两个双口RAM的存储区域1a和存储区域2a中读取数据。FPGA使用读取到的存储区域1a和存储区域2a中的数据更新M个卫星通道的载波频率控制字和码频率控制字，以便更好的捕获或跟踪卫星信号。

下面对本发明实施例中EMIF总线与FPGA中的双口RAM的连接方式进行具体介绍。

本发明实施例中选用的是Xilinx的FPGA，FPGA内部集成的的块存储器资源可以配置成N个双口RAM，访问速度可以达到几百兆。FPGA内部的双口RAM有两个完全独立的读写端口，分别是第一读写端口和第二读写端口，两个读写端口共享一个RAM的存储空间，并且有独立的地址线、数据线、读写控制线，因此，针对任意一个RAM，既可以通过第一读写端口读写数据，也可以通过第二读写端口读写数据。本发明实施例中，DSP可以通过EMIF总线，从第一读写端口访问双口RAM，FPGA可以通过第二读写端口访问双口RAM，实现了DSP和FPGA共享双口RAM的存储空间。

图4为本发明实施例提供的EMIF总线与FPGA中的双口RAM的连接方式示意图。同样地，为方便解释本发明实施例中的EMIF总线与双口RAM的连接方式，仅示出FPGA中的两个双口RAM，即RAM1和RAM2。EMIF总线与N个双口RAM的连接方式，可参照EMIF总线与两个双口RAM得到，此处不再赘述。

本发明实施例中，EMIF数据总线E_DATA的位宽可根据实际情况进行配置，例如，可配置为8位、16位、32位、64位。本发明实施例中的双口RAM均包括第一读写端口和第二读写端口，第一读写端口对应的引脚包括数据输入端口DIA、数据输出端口DOA、地址线ADRRA、读/写选择信号WEA、使能信号ENA、时钟信号CLKA，第二读写端口对应的引脚包括数据输入端口DIB、数据输出端口DOB、地址线ADRRB、读/写选择信号WEB、使能信号ENB、时钟信号CLKB。

下面结合图4具体介绍EMIF总线控制器中的各引脚与双口RAM的连接关系。本发明实施例中，EMIF总线控制器的引脚包括EMIF数据总线E_DATA、SOE信号、EMIF地址总线E_ADDR、时钟输出信号E_CLKOUT1、地址选通控制信号ADS、读写控制信号WE、片选信号CE、字节控制BE。

如图4所示，EMIF数据总线E_DATA通过数据选择器分别与两个双口RAM的数据输入端口DIA和数据输出端口DOA连接，并由SOE信号控制是从双口RAM读取数据还是将数据写入双口RAM中。EMIF地址总线E_ADDR分为高位[22:13]地址线和低位[12:0]地址线两个部分，其中，高位[22:13]地址线与双口RAM的片选组合逻辑连接，片选组合逻辑分别与两个双口RAM的ENA连接，通过组合逻辑的方式选择EMIF总线与哪一个双口RAM进行数据交互；低位[12:0]地址线和双口RAM的第一读写端口的地址线ADRRA连接，用于访问RAM中的全部存储空间。EMIF总线控制器中的时钟输出信号E_CLKOUT1分别与两个双口RAM的第一读写端口的时钟信号CLKA连接，用于控制DSP读写双口RAM的速度。ADS、WE、CE、BE信号经FPGA内部的组合逻辑电路，一方面，用于控制RAM选择逻辑是否有效，另一方面，用于与两个双口RAM的WEA相连，控制DSP对FPGA内部双口RAM的读写功能。

下面结合图4具体介绍FPGA中的内部逻辑控制与双口RAM的连接关系。

本发明实施例中，FPGA中包括与双口RAM1对应的第一内部读写逻辑和与双口RAM2对应的第二内部读写逻辑。第一内部读写逻辑和第二内部读写逻辑分别与双口RAM1和双口RAM2的第二读写端口的地址线ADRRB连接，用于访问RAM中的全部存储空间。第一内部读写逻辑通过第一选择器与双口RAM1中的数据输入端口DIB和数据输出端口DOB相连接，第二内部读写逻辑通过第二选择器与双口RAM2中的数据输入端口DIB和数据输出端口DOB相连接，从而能够实现通过第一选择器和第二选择器控制FPGA是从双口RAM读取数据还是将数据写入双口RAM中。第一内部读写逻辑分别与双口RAM1中的WEB、ENB连接，第二内部读写逻辑分别与双口RAM2中的WEB、ENB连接。第一内部读写逻辑和第二内部读写逻辑还分别与双口RAM1和双口RAM2的时钟信号引脚CLKB连接，用于控制FPGA读写双口RAM的速度。

本发明实施例中，由于DSP访问两个双口RAM的速度是由EMIF总线控制器中的时钟输出信号控制的，而FPGA访问两个双口RAM的速度由其内部的时钟信号控制的，因此DSP和FPGA对双口RAM的操作时钟相互独立，读写互不干扰。例如，FPGA以50M时钟将数据并行写入双口RAM中，写完后DSP可用200M的时钟从双口RAM中读取数据，二者无需保持同步，从而使得DSP能够以更快的速度访问双口RAM，有效提高了DSP的访问双口RAM的效率。

本发明实施例中的接收机板卡包括射频模块、基带处理模块和定位解算模块，射频模块与基带处理模块连接，基带处理模块与定位解算模块通过EMIF总线连接；基带处理模块包括N个双口RAM；射频模块用于通过对接收到的卫星导航信号进行处理得到卫星数字中频信号，并将所述卫星数字中频信号发送给基带处理模块；基带处理模块用于根据卫星数字中频信号得到第一数据，将第一数据写入N个双口RAM中，并向定位解算模块发送第一指令；以及在接收到第二指令的情况下，从N个双口RAM中读取第二数据；N为大于1的整数；定位解算模块接收用于在接收到第一指令的情况下，通过EMIF总线从N个双口RAM中读取第一数据；根据第一数据，得到第二数据，通过EMIF总线将第二数据写入到N个双口RAM中，并向基带处理模块发送第二指令。本发明实施例中基带处理模块和定位解算模块采用基于EMIF总线和N个双口RAM的数据通信方式，使得基带处理模块能够以并行的方式同时对N个双口RAM进行读写，有效缩短了基带处理模块读写RAM的时间，提高了基带处理模块FPGA综合布线的成功率；而且，通过EMIF总线和N个双口RAM有效提高了基带处理模块与定位解算模块之间的数据交互的能力。

图5为本发明实施例提供的一种接收机的结构示意图，该接收机包括天线501以及如上述实施例中所述的接收机板卡502；

所述天线501用于接收卫星导航信号，并将所述卫星导航信号发送给所述接收机板卡502。

从上述内容可以看出：本发明实施例中的接收机板卡包括射频模块、基带处理模块和定位解算模块，射频模块与基带处理模块连接，基带处理模块与定位解算模块通过EMIF总线连接；基带处理模块包括N个双口RAM；射频模块用于通过对接收到的卫星导航信号进行处理得到卫星数字中频信号，并将所述卫星数字中频信号发送给基带处理模块；基带处理模块用于根据卫星数字中频信号得到第一数据，将第一数据写入N个双口RAM中，并向定位解算模块发送第一指令；以及在接收到第二指令的情况下，从N个双口RAM中读取第二数据；N为大于1的整数；定位解算模块接收用于在接收到第一指令的情况下，通过EMIF总线从N个双口RAM中读取第一数据；根据第一数据，得到第二数据，通过EMIF总线将第二数据写入到N个双口RAM中，并向基带处理模块发送第二指令。本发明实施例中基带处理模块和定位解算模块采用基于EMIF总线和N个双口RAM的数据通信方式，使得基带处理模块能够以并行的方式同时对N个双口RAM进行读写，有效缩短了基带处理模块读写RAM的时间，提高了基带处理模块FPGA综合布线的成功率；而且，通过EMIF总线和N个双口RAM有效提高了基带处理模块与定位解算模块之间的数据交互的能力。

尽管已描述了本发明的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例作出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本发明范围的所有变更和修改。

显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (10)

1.一种接收机板卡，其特征在于，包括射频模块、基带处理模块和定位解算模块，所述射频模块与所述基带处理模块连接，所述基带处理模块与所述定位解算模块通过外部存储器接口EMIF总线连接；所述基带处理模块包括N个双口RAM；N为大于1的整数；

所述接收机板卡中包括M个基带卫星跟踪通道；所述射频模块用于对接收到的卫星导航信号进行处理，得到卫星数字中频信号，并将所述卫星数字中频信号发送给所述基带处理模块；

所述基带处理模块用于根据接收到的所述卫星数字中频信号，得到所述M个基带卫星跟踪通道的第一数据；将所述M个基带卫星跟踪通道的第一数据同时写入N个双口RAM后，向所述定位解算模块发送第一指令；以及在接收到第二指令的情况下，从所述N个双口RAM中读取所述M个基带卫星跟踪通道的第二数据；

所述定位解算模块用于在接收到所述第一指令的情况下，通过所述EMIF总线从所述N个双口RAM中读取所述M个基带卫星跟踪通道的第一数据；根据所述第一数据，得到所述M个基带卫星跟踪通道的第二数据，以及通过所述EMIF总线将所述M个基带卫星跟踪通道的第二数据同时写入所述N个双口RAM后，向所述基带处理模块发送第二指令。

2.如权利要求1所述的接收机板卡，其特征在于，所述双口RAM包括第一读写端口和第二读写端口；

所述基带处理模块用于将所述第一数据通过所述第一读写端口写入所述N个双口RAM中，以及通过所述第一读写端口从所述N个RAM中读取所述第二数据；

所述定位解算模块用于将所述第二数据通过所述第二读写端口写入所述N个双口RAM中，以及通过所述第二读写端口从所述N个双口RAM中读取所述第一数据。

3.如权利要求2所述的接收机板卡，其特征在于，所述基带处理模块通过所述第一读写端口读写数据的速度由第一时钟信号控制；

所述定位解算模块通过所述第二读写端口读写数据的速度由第二时钟信号控制。

4.如权利要求1所述的接收机板卡，其特征在于，所述双口RAM包括第一存储区域和第二存储区域；

所述基带处理模块还包括第一读写选择单元；所述第一读写选择单元用于将所述第一数据选择性地写入N个所述第一存储区域或N个所述第二存储区域，以及选择性地从N个所述第一存储区域或N个所述第二存储区域读取所述第二数据；

所述定位解算模块还包括第二读写选择单元；所述第二读写选择单元用于将所述第二数据选择性地写入N个所述第一存储区域或N个所述第二存储区域，以及选择性地从N个所述第一存储区域或N个所述第二存储区域读取所述第一数据；

所述第一读写选择单元写入第一数据的存储区域与所述第二读写选择单元写入所述第二数据的存储区域不同。

5.如权利要求4所述的接收机板卡，其特征在于，所述第一读写选择单元包括与所述N个RAM一一对应的N个内部逻辑控制；

所述第一读写选择单元用于将所述第一数据选择性地写入N个所述第一存储区域或N个所述第二存储区域，以及选择性地从N个所述第一存储区域或N个所述第二存储区域读取所述第二数据，包括：

所述N个内部逻辑控制通过写逻辑将所述第一数据选择性地写入N个所述第一存储区域或N个所述第二存储区域，以及通过读逻辑选择性地从N个所述第一存储区域或N个所述第二存储区域读取所述第二数据。

6.如权利要求4所述的接收机板卡，其特征在于，所述第二读写选择单元包括EMIF总线控制器；所述基带处理模块还包括RAM选择逻辑；

所述第二读写选择单元用于将所述第二数据选择性地写入N个所述第一存储区域或N个所述第二存储区域，以及选择性地从N个所述第一存储区域或N个所述第二存储区域读取所述第一数据，包括：

所述EMIF总线控制器通过所述RAM选择逻辑将所述第二数据选择性地写入N个所述第一存储区域或N个所述第二存储区域，以及选择性地从N个所述第一存储区域或N个所述第二存储区域读取所述第一数据。

7.如权利要求1所述的接收机板卡，其特征在于，所述第一数据包括各卫星IQ通道累加量、码片计数值，码周计数值、载波周计数值；所述第二数据包括移位寄存器抽头字、移位寄存器初始状态字、移位寄存器截止状态、载波频率控制字、载波相位控制字、码频率控制字、码相位控制字。

8.如权利要求1所述的接收机板卡，其特征在于，所述基带处理模块为现场可编程门阵列模块FPGA；所述定位解算模块为数字信号处理器DSP。

9.如权利要求1所述的接收机板卡，其特征在于，所述定位解算模块包括增强型直接内存存取EDMA控制器；

所述EDMA控制器用于控制所述EMIF总线从所述N个双口RAM中读取所述第一数据，以及控制所述EMIF总线将所述第二数据写入所述N个双口RAM中。

10.一种接收机，其特征在于，包括天线以及如权利要求1至9中任一所述的接收机板卡；

所述天线，用于接收卫星导航信号，并将所述卫星导航信号发送给所述接收机板卡。