CN105162423A - 放大器及其放大方法 - Google Patents
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Abstract
一种放大器及其放大方法。该放大器包括一第一混合长度装置组与一第一负载电路。第一混合长度装置组用以接收一输入信号并输出一输出信号，而第一负载电路用以提供输出信号的终端。第一混合长度装置组包括并联的不同通道长度的多个金属氧化物半导体(MOS)装置，并且此些MOS装置至少包括一短通道长度MOS装置与一长通道长度MOS装置。其中，短通道长度MOS装置的临界电压高于长通道长度MOS装置的临界电压。
Description
技术领域
本发明是关于一种放大器，特别是关于在宽范围的供应电压下具有较佳的效能及可靠性的放大器。
背景技术
本领域技术人员应了解于此所使用的各种术语。举例来说，此些术语例如「金属氧化物半导体(metal-oxidesemiconductor；MOS)晶体管」、用于陈述MOS晶体管连接关系的「栅极」、「源极」、「漏极」、「通道长度」、「临界电压」、「饱和区」及「三极区」、以及诸如「电压」、「电流」、「转移电导(trans-conductance)」、「输出阻抗」、「偏压(biasing)」、「自偏(self-biasing)」、「单端」、「差动」、「伪差动」、「共模」、「共源极」、「共栅极」、「串接(cascade)」及「叠接(cascode)」等的电子电路的基本概念，且其应皆能轻易了解。像这些术语能由像教科书的现有技术文件而显而易见。教科书例如：模拟CMOS集成电路的设计(DesignofAnalogCMOSIntegratedCircuits，BehzadRazavi着、McGraw-Hill出版，且ISBN0-07-118839-8)。
参照图1，公知差动放大器100包括一电流源110、一差动对120以及一负载电路130。电流源110包括二N型金属氧化物半导体晶体管(n-channelmetal-oxidesemiconductortransistor；NMOStransistor)111、112，并根据一偏压电压VB输出二偏压电流I1、I2。差动对120包括二NMOS晶体管121、122，并接收偏压电流I1、I2，以将差动输入信号VI(其包括二端输入信号VI+、VI-)放大成差动输出信号VO(其包括二端输出信号VO+、VO-)。负载电路130包括二电阻131、132，并提供差动输出信号VO的终端。于此，VDD代表供电电压。差动放大器100为本领域所熟知，故于此不再赘述。除了因制程上的有限公差所造成的装置不匹配以外，假定差动放大器100是对称的；意即，NMOS晶体管111、112大致上是相同的、NMOS晶体管121、122大致上是相同的，而电阻131、132大致上是相同的。当使用先进互补金属氧化物半导体(advancedcomplementarymetaloxidesemiconductor；advancedCMOS)制程来制造差动放大器100时，还有一个需要解决的问题。供电电压VDD为低，例如：在28奈米(nm)CMOS制程下，供电电压VDD为1伏特(V)。而且，若非强制的，差动输入信号VI与差动输出信号VO具有相同共模值(即，(VI++VI-)/2＝(VO++VO-)/2)，以致使能轻易地叠接相同电路的多个差动放大器，其是相当可取得的。为了实现有效地放大，差动对120的NMOS晶体管121、122需偏压在饱和区。为了偏压在饱和区，NMOS晶体管121、122的静态栅极-源极电压需高于NMOS晶体管121、122的临界电压；因此，静态压降(其为NMOS晶体管121、122的静态栅极-源极电压)亦需高于NMOS晶体管121、122的临界电压。并且，为了具有高输出阻抗的电流源110，NMOS晶体管111、112亦需操作在饱和区(于此在漏极与源极之间的电压降不能过小)，否则NMOS晶体管111、112可能进入三极区(于此输出阻抗不能太高)。
换句话说，差动输出信号VO的有效摆动是由负载电路(即，电阻131、132)上的电压降来决定。然而，跨越电阻130、差动对120及电流源110的电压降的总和是等于供电电压VDD；假定电流源110的电压降不能减少(否则NMOS晶体管111、112可能进入三极区)，若在差动对120上的电压降增加，负载电路130所能允许的电压降则必须减少。针对典型的28奈米CMOS制程，MOS晶体管的临界电压取决于MOS晶体管的通道长度。较短通道的MOS晶体管允许较高的转移电导，并因而具有较高的操作速度，但不幸地其亦具有较高的临界电压。因为较高的临界电压，因此跨越差动对120的电压降较大，以致留下较少的差动输出信号VO的有效摆动。因此，要在操作速度与有效摆动之间做取舍。并且，在应用电路中，则供电电压VDD可能会有变化。
差动放大器在正常供电电压可正常运作，但当供电电压降至一定低电平时，效能可能会迅速降低，在承受过应力(over-stressed)的情况下甚至会变得不正常。为了确保差动放大器100在最低的供电电压(其可预期在过应力的情况下)下维持运作，电路设计者被迫使用较长的通道长度，其代价则是降低了正常的供电电压下的操作速度及效能。
发明内容
鉴于以上的问题，本发明提供一种放大器及其放大方法，使放大器在正常的供电电压的情况下具有高效能，且在过应力且低供应电压的情况下维持充分的功能。
本发明提供一种放大器及其放大方法，以允许电路设计者具有较高自由度的优化设计，以达到放大器在宽范围的供应电压下具有全面性较佳的效能。
本发明提供一种放大器及其放大方法，以建立在宽范围的供应电压下可靠的偏压电压。
在一实施例中，一种放大器包括一第一混合长度装置组与一第一负载电路。第一混合长度装置组用以接收一输入信号并输出一输出信号，而第一负载电路用以提供输出信号的终端。第一混合长度装置组包括并联的不同通道长度的多个金属氧化物半导体(MOS)装置，并且此些MOS装置至少包括一短通道长度MOS装置与一长通道长度MOS装置。其中长通道长度MOS装置的通道长度长于通道长度MOS装置的通道长度。在一些实施例中，短通道长度MOS装置的临界电压可高于长通道长度MOS装置的临界电压。
在一些实施例中，此放大器可更包括一电流源，并且此电流源用以根据一偏压电压提供第一混合长度装置组的偏压电流。在一些实施例中，此放大器可更包括一偏压电路，并且此偏压电路用以产生偏压电压。其中，偏压电路可包括具有参考分支电路及映射分支电路的叠接电流镜电路。其中，参考分支电路可包括一参考金属氧化物半导体装置以及具有一第二混合长度装置组的一第一叠接装置、映射分支电路可包括一映射金属氧化物半导体装置、具有一第三混合长度装置组的一第二叠接装置以及一第二负载电路、并且此第二负载电路的一端电压能作为用以偏压第一叠接装置与第二叠接装置的一自偏电压。
在一实施例中，一种放大方法包括：接收一供电电压、接收一输入信号、使用包括一第一混合长度MOS装置组的一放大器放大输入信号、利用第一混合长度MOS装置组中的短通道长度MOS装置使放大器在正常的情况下具有高操作速度、以及利用第一混合长度MOS装置组中的长通道长度MOS装置使放大器在过应力的情况下维持充分的功能。
在另一实施例中，此放大方法可更包括利用具有一参考分支电路及一映射分支电路的一叠接电流镜电路建立放大器的偏压电压、使用一第二混合长度MOS装置组作为参考分支电路的叠接装置、使用一第三混合长度MOS装置组作为映射分支电路的叠接装置、通过并入一负载电路至映射分支电路来建立自偏电压、以及利用自偏电压偏压叠接电流镜电路。
附图说明
图1为公知的差动放大器的概要示意图。
图2为根据本发明一实施例的差动放大器的概要示意图。
图3为根据本发明一实施例的偏压电路的概要示意图。
图4为根据本发明一实施例的放大方法的流程图。
其中，附图标记说明如下：
100差动放大器
110电流源
111N型金属氧化物半导体(NMOS)晶体管
112NMOS晶体管
120差动对
121NMOS晶体管
122NMOS晶体管
130负载电路
131电阻
132电阻
200差动放大器
210电流源
211第一晶体管
212第二晶体管
220差动对
230负载电路
231电阻
232电阻
250混合长度装置组
251长通道长度晶体管
252短通道长度晶体管
260混合长度装置组
261长通道长度晶体管
262短通道长度晶体管
271节点
272节点
300偏压电路
310电流镜
311参考晶体管
312映射晶体管
330负载电路
331电阻
350混合长度装置组
351长通道长度晶体管
352短通道长度晶体管
360混合长度装置组
361长通道长度晶体管
362短通道长度晶体管
I1偏压电流
I2偏压电流
VB偏压电压
VI+输入信号
VI-输入信号.
VO+输出信号
VO-输出信号
VDD供电电压
IREF参考电流
IM映射电流
VSB自偏电压
401接收一供电电压
402接收一输入信号
403使用包括一第一混合长度金属氧化物半导体(MOS)装置组的一放大器放大输入信号
404利用第一混合长度MOS装置组中的短通道长度MOS装置，使放大器在正常的情况下具有高操作速度
405利用第一混合长度MOS装置组中的长通道长度MOS装置，使放大器在过应力的情况下维持充分的功能
406利用具有一参考分支电路及一映射分支电路的一叠接电流镜电路建立放大器的偏压电压
407使用一第二混合长度MOS装置组作为参考分支电路的叠接装置
408使用一第三混合长度MOS装置组作为映射分支电路的叠接装置
409通过并入一负载电路至映射分支电路来建立自偏电压
410利用自偏电压偏压叠接电流镜电路
具体实施方式
以下描述本发明的数个示范性实施例，应了解本发明能以许多方法实现且不限于下述特定范例或实现此些范例的任一特征的特定方式。在一些情况下，未显示或描述熟知的细节，以避免模糊本发明。
图2为根据本发明一实施例的差动放大器的概要示意图。参照图2，差动放大器200包括一电流源210、一差动对220以及一负载电路230(以下称之为第一负载电路230)。电流源210包括一第一晶体管211以及一第二晶体管212。于此，第一晶体管211与第二晶体管212可皆为N型金属氧化物半导体(n-channelmetal-oxidesemiconductor；NMOS)晶体管。差动对220包括一混合长度装置组(以下称之为第一混合长度装置组250)以及另一混合长度装置组(以下称之为第四混合长度装置组260)。第一混合长度装置组250至少包括一长通道长度晶体管251以及一短通道长度晶体管252，而第四混合长度装置组260至少包括一长通道长度晶体管261以及一短通道长度晶体管262。于此，长通道长度晶体管251、短通道长度晶体管252、长通道长度晶体管261与短通道长度晶体管262可皆为NMOS晶体管。第一负载电路230包括电阻231、232。第一晶体管211的控制端与第二晶体管212的控制端相互耦接，并耦接至偏压端(以接收一偏压电压VB)。第一晶体管211的第一端与第二晶体管212的第一端耦接至接地端。第一晶体管211的第二端与第二晶体管212的第二端相互耦接，并耦接至长通道长度晶体管251的第一端、短通道长度晶体管252的第一端、长通道长度晶体管261的第一端与短通道长度晶体管262的第一端。长通道长度晶体管251的控制端与短通道长度晶体管252的控制端相互耦接，并耦接至正信号输入端(以接收正端输入信号VI+)。长通道长度晶体管261的控制端与短通道长度晶体管262的控制端相互耦接，并耦接至负信号输入端(以接收负端输入信号VI-)。长通道长度晶体管251的第二端与短通道长度晶体管252的第二端相互耦接，并耦接至负信号输出端(以接收负端输出信号VO-)与电阻231的第一端。长通道长度晶体管261的第二端与短通道长度晶体管262的第二端相互耦接，并耦接至正信号输出端(以接收正端输出信号VO+)与电阻232的第一端。电阻231的第二端与电阻232的第二端耦接至供电端(以接收供电电压VDD)。以NMOS晶体管为例，第一端为源极端、第二端为漏极端，而控制端为栅极端。第一晶体管211与第二晶体管212依据一偏压电压VB分别输出偏压电流I1、I2。第一混合长度装置组250与第四混合长度装置组260接收偏压电流I1、I2，并将差动输入信号VI(其包括二端输入信号VI+、VI-)放大成差动输出信号VO(其包括二端输出信号VO+、VO-)。电阻231、232提供差动输出信号VO的终端。除了因制程上的有限公差所造成的装置不匹配以外，假定差动放大器200大致上是对称的；意即，晶体管211、212大致上是相同的、第一混合长度装置组250与第四混合长度装置组260大致上是相同的，而电阻131、132大致上是相同的。图2的差动放大器200至少于下列方面不同于图1的差动放大器100。取代二单长度装置(晶体管121、122)，使用二混合长度装置组250、260来形成作为放大用的差动对。于此，混合长度装置组定义为一组金属氧化物半导体(metal-oxidesemiconductor；MOS)装置(其可为N通道或P通道)，并且此组MOS装置包括含有至少一长通道长度MOS装置与一短通道长度MOS装置的多个MOS装置。其中，多个MOS装置并联。意即，在一混合长度装置组中，所有MOS装置的源极端耦接在一起、所有MOS装置的栅极端耦接在一起，以及所有MOS装置的漏极端耦接在一起。于此，「长」和「短」为相对定义；换言之，长通道长度MOS装置刻意地设计成其通道长度长于短通道长度MOS装置。相较于短通道长度MOS装置(例如：短通道长度晶体管252、262)，长通道长度MOS装置(例如：长通道长度晶体管251、261)具有较小的临界电压。在正常运作下，于此供电电压VDD为典型的且电压限度满足于短通道长度MOS装置，此时相较于长通道长度MOS装置，短通道长度MOS装置因为具有较大的转移电导且因而有较大的操作速度，因此较占优势。在过应力的情况下，于此供电电压VDD降至低电平且没有满足短通道长度MOS装置操作在饱和区所需的电压限度，此时长通道长度MOS装置接替使差动对220维持充分的功能。
由于使用具有不同通道长度的MOS装置的组合电路，相较于图1的公知差动放大器100，图2的差动放大器200因具有较高自由度的优化设计(以企图利用由不同通道长度的装置所提供的不同的优势)而被设计成能提供全面性较佳的效能。换句话说，由于因使用混合长度MOS装置组而具有较高自由度，因此电路设计者能根据本发明实现在宽范围的供应电压下具有全面性较佳的效能的放大器。举例来说，在一实施例的差动放大器200中，但不限于此，差动放大器200是以28奈米(nm)CMOS制程制造；供电电压VDD在典型的情况下约为1V(伏特)，且在过应力的情况下下降至约0.9V；偏压电流I1、I2皆约为1mA(毫安培)；电阻231、232皆约为300Ω(欧姆)；长通道长度装置(NMOS晶体管251、261)具有约8μm(微米)的通道宽度、约80nm(奈米)的通道长度及约400mV(毫伏)的临界电压；以及短通道长度装置(晶体管252、262)具有约8μm(微米)的通道宽度、约30nm(奈米)的通道长度及约500mV(毫伏)的临界电压。
图3为一实施例的偏压电路300的概要示意图。参照图3，偏压电路300适用以产生并提供一偏压电压VB给图2的差动放大器200。偏压电路300接收一参考电流IREF，并利用一叠接电流镜电路将参考电流IREF转为偏压电压VB。此叠接电流镜电路具有一参考分支电路及一映射分支电路。偏压电路300包括一电流镜310、一负载电路330(以下称之为第二负载电路330)、一混合长度装置组(以下称之为第二混合长度装置组350)以及另一混合长度装置组(以下称之为第三混合长度装置组360)。电流镜310包括一参考晶体管311与一映射晶体管312。于此，参考晶体管311与映射晶体管312可皆为NMOS晶体管。第二负载电路330包括电阻331。第二混合长度装置组350至少包括一长通道长度晶体管351以及一短通道长度晶体管352，而第三混合长度装置组360至少包括一长通道长度晶体管361以及一短通道长度晶体管362。于此，长通道长度晶体管351、短通道长度晶体管352、长通道长度晶体管361与短通道长度晶体管362可皆为NMOS晶体管。参考晶体管311的第一端与映射晶体管312的第一端耦接至接地端。参考晶体管311的控制端与映射晶体管312的控制端相互耦接，并耦接至偏压端(以输出偏压电压VB)。长通道长度晶体管351的第一端与短通道长度晶体管352的第一端相互耦接，并耦接至参考晶体管311的第二端。长通道长度晶体管351的第二端与短通道长度晶体管352的第二端相互耦接，并耦接至偏压端与电流输入端(以接收参考电流IREF)。长通道长度晶体管351的控制端、短通道长度晶体管352的控制端、长通道长度晶体管361的控制端与短通道长度晶体管362的控制端相互耦接，并耦接至电阻331的第一端。长通道长度晶体管361的第一端与短通道长度晶体管362的第一端相互耦接，并且耦接至映射晶体管312的第二端。长通道长度晶体管361的第二端与短通道长度晶体管362的第二端相互耦接，并耦接至电阻331的第一端。电阻331的第二端耦接至供电端(以接收供电电压VDD)。电流镜310接收参考电流IREF，并根据参考电流IREF输出一映射电流IM。第二负载电路330提供映射电流IM的终端，以产生一自偏电压VSB(即，第二负载电路330的端电压)。第二混合长度装置组350作为参考晶体管311的第一叠接装置，以形成参考分支电路。第三混合长度装置组360作为映射晶体管312的第二叠接装置，以形成映射分支电路。第二混合长度装置组350与第三混合长度装置组360皆以自偏电压VSB偏压。于此，映射分支电路为偏压电路300的右半边电路，其包括电流镜310的映射晶体管312、第三混合长度装置组360以及电阻331。由于偏压电路300的映射分支电路模拟图2的差动放大器200的右半边电路(包括第一晶体管211、第一混合长度装置组250以及电阻231)与左半边电路(包括第二晶体管212、第四混合长度装置组260以及电阻232)，以致图2中的偏压电流I1、I2能完全追踪图3中的映射电流IM(其映射自参考电流IREF)，因此偏压电路300适用于产生图2的差动放大器200所需的偏压电压VB。由于使用应用混合长度装置组350、360的叠接拓扑，因此增进电流镜310的电流映射的精准度。
现再参照图2，在另一实施例中(图中未示)，一电阻插设在节点271与节点272，以提供差动对220的源极退化(sourcedegeneration)。在再一实施例中(图中亦未示)，一电阻与一电容并联地插设在节点271与节点272。在又一实施例中(图中亦未示)，电流源210可移除，并且节点271与节点272耦接至接地端；此架构即为伪差动拓扑的一实施例。在又一实施例中(图中亦未示)，节点271与节点272耦接至接地端，并且将电流源210、第四混合长度装置组260以及电阻232均移除；此架构即为单端拓扑的一实施例。
虽然图2的差动放大器200与图3的偏压电路300均是基于NMOS装置，但应能明了，在具有无源装置(例如：电阻与电容)与多个MOS装置的指定电路中，能对换PMOS晶体管与NMOS晶体管的角色(即，以PMOS晶体管取代指定电路中每一个NMOS晶体管，以及以NMOS晶体管取代指定电路中每一个PMOS晶体管)，并且亦能对换供电电压与接地的角色(即，将指定电路中每一个供电电压VDD改为接地，以及将指定电路中每一个接地改为供电电压VDD)，如此所产生的翻转电路能具有与原始电路相同的功能。
虽然图2的差动放大器200是基于「共源极」放大器拓扑，但本发明的实施例亦可应用于「共栅极」放大器拓扑，并且亦能保留使用混合长度MOS装置组以允许较高自由度的优化设计的优势。在另一实施例中(图中亦未示)，图2的差动放大器200可通过下述改变修饰成「共栅极」放大器：切断节点271与节点272之间的接线；将第一混合长度装置组250的控制端与第四混合长度装置组260的控制端连接至另一偏压电压；以及分别耦接正端输入信号VI+与负端输入信号VI-至节点271与节点272。
图4为根据本发明一实施例的放大方法的流程图。参照图4，放大方法包括接收一供电电压(步骤401)、接收一输入信号(步骤402)、使用包括一第一混合长度金属氧化物半导体(MOS)装置组的一放大器放大输入信号(步骤403)、利用第一混合长度MOS装置组中的短通道长度MOS装置使放大器在正常的情况下具有高操作速度(步骤404)、以及利用第一混合长度MOS装置组中的长通道长度MOS装置使放大器在过应力的情况下维持充分的功能(步骤405)。在另一实施例中，如图4中虚线框选的部分所示，此放大方法更包括利用具有一参考分支电路及一映射分支电路的一叠接电流镜电路建立放大器的偏压电压(步骤406)、使用一第二混合长度MOS装置组作为参考分支电路的叠接装置(步骤407)、使用一第三混合长度MOS装置组作为映射分支电路的叠接装置(步骤408)、通过并入一负载电路至映射分支电路来建立自偏电压(步骤409)、以及利用自偏电压偏压叠接电流镜电路(步骤410)。
虽然本发明以前述的实施例公开如上，然其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的专利保护范围须视本说明书所附的权利要求书所界定者为准。
Claims (11)
1.一种放大器，包括：
一第一混合长度装置组，用以接收一输入信号并输出一输出信号，包括：
一短通道长度金属氧化物半导体装置；以及
一长通道长度金属氧化物半导体装置，并联该短通道长度金属氧化物半导体装置，其中该长通道长度金属氧化物半导体装置的通道长度长于该短通道长度金属氧化物半导体装置的通道长度；以及
一第一负载电路，耦接该短通道长度金属氧化物半导体装置与该长通道长度金属氧化物半导体装置，以提供该输出信号的终端。
2.如权利要求1所述的放大器，其中该短通道长度金属氧化物半导体装置的临界电压高于该长通道长度金属氧化物半导体装置的临界电压。
3.如权利要求1所述的放大器，其中在正常的供应电压的情况下由该短通道长度金属氧化物半导体装置主控该放大器的效能。
4.如权利要求1所述的放大器，其中在过应力且低供应电压的情况下由该长通道长度金属氧化物半导体装置主控该放大器的效能。
5.如权利要求1所述的放大器，还包括：
一电流源，耦接该短通道长度金属氧化物半导体装置与该长通道长度金属氧化物半导体装置，以根据一偏压电压提供该第一混合长度装置组的偏压电流。
6.如权利要求5所述的放大器，还包括：
一偏压电路，用以产生该偏压电压。
7.如权利要求6所述的放大器，其中该偏压电路包括：
一叠接电流镜电路，以输出该偏压电压，该叠接电流镜电路具有一参考分支电路及一映射分支电路。
8.如权利要求7所述的放大器，其中该参考分支电路包括一参考金属氧化物半导体装置以及具有一第二混合长度装置组的一第一叠接装置；该映射分支电路包括一映射金属氧化物半导体装置、具有一第三混合长度装置组的一第二叠接装置以及一第二负载电路；并且该第二负载电路的一端电压作为用以偏压该第一叠接装置与该第二叠接装置的一自偏电压。
9.如权利要求1所述的放大器，其中该长通道长度金属氧化物半导体装置的通道长度约为80奈米；，并且该短通道长度金属氧化物半导体装置的通道长度约为30奈米。
10.一种放大方法，包括：
接收一供电电压；
接收一输入信号；
使用包括一第一混合长度金属氧化物半导体装置组的一放大器放大该输入信号，其中该第一混合长度金属氧化物半导体装置组包括并联的不同通道长度的多个金属氧化物半导体装置；
利用所述多个金属氧化物半导体装置中一短通道长度金属氧化物半导体装置，使该放大器在正常的供电电压的情况下具有高操作速度；以及
利用所述多个金属氧化物半导体装置中一长通道长度金属氧化物半导体装置，使该放大器在过应力且低供应电压的情况下维持充分的功能。
11.如权利要求10所述的放大方法，还包括：
利用具有一参考分支电路及一映射分支电路的一叠接电流镜电路建立该放大器的偏压电压；
使用一第二混合长度金属氧化物半导体装置组作为该参考分支电路的叠接装置；
使用一第三混合长度金属氧化物半导体装置组作为该映射分支电路的叠接装置；
通过并入一负载电路至该映射分支电路来建立一自偏电压；以及
利用该自偏电压偏压该叠接电流镜电路。
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