CN105159385A - 低功耗低压差电压调节器 - Google Patents

Abstract

本发明提供一种低功耗低压差电压调节器，其包括：输出晶体管；运算放大器，其第一输入端连接参考电压，第二输入端与所述低压差电压调节器的输出端相连，其输出端与所述输出晶体管的控制端相连；控制晶体管，其第一连接端与输入电源电压端相连，其第二连接端与输出晶体管的控制端相连；待机模式控制器，其输出端与所述运算放大器的使能端以及所述控制晶体管的控制端相连。所述待机模式控制器输入端接收待机信号，在待机信号有效时，所述待机模式控制器输出预定占空比的周期性的使能信号，在所述使能信号无效时，所述控制晶体管导通，所述输出晶体管截止。这样可以降低低压差电压调节器的功耗。

Description

低功耗低压差电压调节器

【技术领域】

本发明涉及低压差电压调节器，特别涉及一种低功耗低压差电压调节器。

【背景技术】

图1为现有的一种低压差电压调节器的电路图。

如图1所示，所述低压差电压调节器包括运算放大器OP1、输出晶体管MP1、输出电容C1、第一电阻R1和第二电阻R2。第一电阻R1和第二电阻R2串联于输出端VOUT和地之间。运算放大器的负相输入端与参考电压VREF相连，正相输入端与第一电阻R1和第二电阻R2之间。运算放大器的输出端与输出晶体管MP1的栅极相连，所述输出晶体管MP1的源极与输入电源电压VIN相连，输出晶体管MP1的漏极与输出端VOUT相连。输出电容C1连接于输出端VOUT和接地端之间。

所述运算放大器OP1的电源端与输入电源电压VIN相连。在正常工作时，运算放大器OP1上漏电流为lop，MP1上流过的驱动电流为Idrive，负载电流为Iload。所述运算放大器OP1会将这两个输入信号做运算，然后在运算放大器OP1的输出端送出运算后的电压来控制输出晶体管MP1，以提供适合负载端所需的电流。经过整个回路的运算后，最后会得到一个稳定的输出电压VOUT＝VREF*(R1+R2)/R2。

当该低压差电压调节器进入待机状态时(即Iload＝0时)，为了维持运算放大器OP1的工作，漏电流Iop仍然需要存在，也就是说，同时，由于电阻R1和R2同样会有一定的功耗，这样对于一些电池应用的情况，就会缩短电池的使用寿命。

随着现在电池应用越来越广泛，对低功耗的需求也越来越强烈。因此，有必要提出一种改进的方案来减小所述低压差电压调节器在待机时的功耗。

【发明内容】

本发明的目的之一在于提供低功耗低压差电压调节器，其在待机模式下具有很低的功耗，同时亦能在在待机模式下保持输出电压的稳定。

为了解决上述问题，本发明提供一种低压差电压调节器，其包括：输出晶体管，其包括第一连接端、第二连接端和控制端，其第一连接端与输入电源电压端相连，其第二连接端作为所述低压差电压调节器的输出端；运算放大器，其包括第一输入端、第二输入端、输出端和使能端，其第一输入端连接参考电压，第二输入端与所述低压差电压调节器的输出端相连，其输出端与所述输出晶体管的控制端相连；控制晶体管，其包括第一连接端、第二连接端和控制端，其第一连接端与输入电源电压端相连，其第二连接端与输出晶体管的控制端相连；待机模式控制器，其包括输入端和输出端，所述输出端与所述运算放大器的使能端以及所述控制晶体管的控制端相连，其中，所述待机模式控制器输入端接收待机信号，在待机信号有效时，所述待机模式控制器输出预定占空比的周期性的使能信号，在所述使能信号无效时，所述控制晶体管导通，所述输出晶体管截止，所述运算放大器停止工作，在所述使能信号有效时，所述控制晶体管截止，所述输出晶体管导通，所述运算放大器正常工作。

进一步的，所述使能信号的占空比是指有效持续时长与最小时钟周期的比值，所述预定占空比低于20％。

进一步的，在待机信号无效时，所述待机模式控制器输出持续有效的使能信号REG_EN。

进一步的，低压差电压调节器还包括有：输出电容，其串联于所述低压差电压调节器的输出端与接地端之间。

进一步的，在所述运算放大器停止工作时，功耗为零。

进一步的，所述控制晶体管和所述输出晶体管为PMOS晶体管，PMOS晶体管的源极被称为第一连接端，PMOS晶体管的漏极被称为第二连接端，PMOS晶体管的栅极被称为控制端，所述运算放大器的第一输入端为负相输入端，第二输入端为正相输入端。

与现有技术相比，本发明在进入待机模式时，使得该运算放大器以及输出晶体管间歇式的工作，从而大大降低了运算放大器在待机模式下的功耗。

【附图说明】

为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其它的附图。其中：

图1示出了现有的低压差电压调节器的电路示意图；

图2示出了本发明的低压差电压调节器在一个实施例中的电路示意图；

图3为图2中的各个信号的时序图。

【具体实施方式】

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本发明作进一步详细的说明。

此处所称的“一个实施例”或“实施例”是指可包含于本发明至少一个实现方式中的特定特征、结构或特性。在本说明书中不同地方出现的“在一个实施例中”并非均指同一个实施例，也不是单独的或选择性的与其他实施例互相排斥的实施例。除非特别说明，本文中的连接、相连、相接的表示电性连接的词均表示直接或间接电性相连。

图2示出了本发明的低压差电压调节器在一个实施例中的电路示意图。如图2所示的，所述低压差电压调节器包括输出晶体管MP3、控制晶体管MP4、输出电容C2、运算放大器OP2、待机模式控制器。在一个实施例中，输出晶体管MP3、控制晶体管MP4、运算放大器OP2、待机模式控制器被集成于同一个芯片内，而输出电容C2位于芯片外。

所述输出晶体管MP3包括第一连接端、第二连接端和控制端，其第一连接端与输入电源电压端VIN相连，其第二连接端作为所述低压差电压调节器的输出端VOUT。所述运算放大器包括第一输入端、第二输入端、输出端和使能端REG_EN，其第一输入端连接参考电压VREF，第二输入端与所述低压差电压调节器的输出端VOUT相连，其输出端与所述输出晶体管MP3的控制端相连。所述控制晶体管MP4包括第一连接端、第二连接端和控制端，其第一连接端与输入电源电压端VIN相连，其第二连接端与输出晶体管的控制端相连。所述待机模式控制器包括输入端和输出端，所述输出端与所述运算放大器OP2的使能端以及所述控制晶体管MP4的控制端相连。在一个实施例中，所述控制晶体管MP3和所述输出晶体管MP4为PMOS晶体管，PMOS晶体管的源极被称为第一连接端，PMOS晶体管的源极被称为第二连接端，PMOS晶体管的栅极被称为控制端。

所述待机模式控制器的输入端接收待机信号SLEEP，在待机信号SLEEP有效时，所述待机模式控制器输出预定占空比的周期性的使能信号REG_EN，在所述使能信号无效时，所述控制晶体管MP4导通，所述输出晶体管MP3截止，所述运算放大器OP4停止工作，在所述使能信号REG_EN有效时，所述控制晶体管MP4截止，所述输出晶体管MP3导通，所述运算放大器OP2正常工作。在待机信号无效时，所述待机模式控制器输出持续的有效的使能信号REG_EN。

在正常模式时，由于所述运算放大器OP2的调整，使得输出端VOUT的输出电压会被调整的等于参考电压VREF。

如图3所示的，待机信号SLEEP的高电平为有效，低电平为无效，使能信号REG_EN高电平为有效，低电平为无效。在待机信号SLEEP为低电平时为正常模式，此时为正常模式，使能信号REG_EN持续为高电平，所述控制晶体管MP4截止、所述输出晶体管MP3导通，所述运算放大器OP2正常工作。漏电流lop存在。

在待机信号SLEEP为高电平时为待机模式，此时使能信号REG_EN为预定占空比的周期性时钟信号，在使能信号REG_EN为低电平时，所述控制晶体管MP4导通，所述输出晶体管MP3截止，所述运算放大器OP2停止工作，输出电压VOUT会由于漏电流而逐渐降低，在使能信号REG_EN为高电平时，所述控制晶体管MP4截止，所述输出晶体管MP3导通，所述运算放大器OP2正常工作，从而将输出电压VOUT调整等于所述参考电压VREF。在本发明中，并未设置如图1中的分压电阻R1和R2，这样可以降低输出端VOUT在待机模式下的漏电流，降低功耗。

可以看出，在待机模式下的部分时间内运算放大器OP2的功耗为0，而在另外的时间内才消耗一定的电流，这样大大的降低了运算放大器OP2在待机模式下的功耗，同时也保证了本发明中的输出电压VOUT保持相对的稳定，以在待机模式下对外提供基本的电压。

所述使能信号REG_EN的占空比是指高电平持续时长与最小时钟周期的比值。优选的，所述预定占空比低于20％，预定占空比越低，在待机模式下，低压差电压调节器的功耗越低。然而，为了保持输出电压VOUT能够满足基本的稳定要求，预定占空比也不能过低。所述预定占空比的取值与输出电容C2的电容值、输出电压VOUT的最小电压以及输出端VOUT的漏电流的大小有关，可以根据不同的应用，设计不同的占空比。

在一个实施例中，在使能信号REG_EN为无效时，可以直接将运算放大器OP2的电源切断，以使得所述运算放大器OP2停止工作。也可以采用其他方式使得所述运算放大器OP2停止工作。

需要指出的是，熟悉该领域的技术人员对本发明的具体实施方式所做的任何改动均不脱离本发明的权利要求书的范围。相应地，本发明的权利要求的范围也并不仅仅局限于前述具体实施方式。

Claims (6)

1.一种低压差电压调节器，其特征在于，其包括：

输出晶体管，其包括第一连接端、第二连接端和控制端，其第一连接端与输入电源电压端相连，其第二连接端作为所述低压差电压调节器的输出端；

运算放大器，其包括第一输入端、第二输入端、输出端和使能端，其第一输入端连接参考电压，第二输入端与所述低压差电压调节器的输出端相连，其输出端与所述输出晶体管的控制端相连；

控制晶体管，其包括第一连接端、第二连接端和控制端，其第一连接端与输入电源电压端相连，其第二连接端与输出晶体管的控制端相连；

待机模式控制器，其包括输入端和输出端，所述输出端与所述运算放大器的使能端以及所述控制晶体管的控制端相连，其中，

所述待机模式控制器输入端接收待机信号，在待机信号有效时，所述待机模式控制器输出预定占空比的周期性的使能信号，在所述使能信号无效时，所述控制晶体管导通，所述输出晶体管截止，所述运算放大器停止工作，在所述使能信号有效时，所述控制晶体管截止，所述输出晶体管导通，所述运算放大器正常工作。

2.根据权利要求1所述的低压差电压调节器，其特征在于，所述使能信号的占空比是指有效持续时长与最小时钟周期的比值，所述预定占空比低于20％。

3.根据权利要求1所述的低压差电压调节器，其特征在于，在待机信号无效时，所述待机模式控制器输出持续有效的使能信号REG_EN。

4.根据权利要求1所述的低压差电压调节器，其特征在于，其还包括有：

输出电容，其串联于所述低压差电压调节器的输出端与接地端之间。

5.根据权利要求1所述的低压差电压调节器，其特征在于，在所述运算放大器停止工作时，功耗为零。

6.根据权利要求1所述的低压差电压调节器，其特征在于，所述控制晶体管和所述输出晶体管为PMOS晶体管，PMOS晶体管的源极被称为第一连接端，PMOS晶体管的漏极被称为第二连接端，PMOS晶体管的栅极被称为控制端，

所述运算放大器的第一输入端为负相输入端，第二输入端为正相输入端。