CN105141352B - 一种卫星高速数传基带数据误码统计及帧排序处理***及方法 - Google Patents

Abstract

一种卫星高速数传基带数据误码统计及帧排序处理***及方法，本发明涉及卫星高速数传基带数据误码统计及帧排序处理***及方法。本发明目的是为了解决现有技术在高码率条件下由误码率统计、帧识别分类及VCID排序组成的卫星数传数据***性能低的问题。通过以下技术方案实现的：一种卫星高速数传基带数据误码统计及帧排序处理***，其特征在于它包括：用于对输入数据缓存的前端缓存FIFO模块；用于对输入数据逐bit位比对的误码比对统计模块；用于相同VCID数据帧分类提取的帧识别分类模块；用于对同一VCID数据排序的VCID合路模块；用于对输出数据缓存的数据缓存FIFO模块。本发明应用于卫星数传技术领域。

Description

一种卫星高速数传基带数据误码统计及帧排序处理***及 方法

技术领域

本发明涉及卫星高速数传基带数据误码统计及帧排序处理***及方法。

背景技术

人类社会的发展进步与航天科技的发展息息相关，卫星及其***在广播通信、气象研究预报、资源勘探、军事侦察、交通运输、灾害预警以及农业种植等领域起到了重要的作用。卫星侦察(观测)获取信息快速、准确、信息量大，具有其他信息获取手段所不具备的优势。目前各国都在大力发展本国的卫星及其应用，在轨卫星数量日趋庞大，卫星种类成多样化，卫星功能逐渐丰富，卫星发展也已从军事应用走向了商业化、民用化。

卫星利用星载传感器对目标实施观测形成的数据，是卫星科学数据的基本呈现形式，随着卫星种类不断增多，功能越来越丰富，星上载荷的种类也日益丰富，载荷的数据量跟随卫星的性能提升而急剧增加。卫星载荷数据的传输是卫星进行信息获取、传输、处理及应用不可或缺的中间通道。载荷数据量逐渐增大，然而卫星数据传输的窗口时间并没有增加，因此地面站对信息成功获取最为有效的方式即是提高卫星数据传输(简称“卫星数传”)的速率，卫星数传速率已从过去的Mbps级别提升到了目前的Gbps级别。为了更好的解决空间与地面的信息处理与传输问题，美国航天局，欧洲空间局等主要的空间国家和组织于1982年成立了空间数据***咨询委员会(Consulative Committee for Space DataSystem，CCSDS)。采用CCSDS建议的AOS标准的卫星数传***，数据传输至地面站，地面处理***需要对射频解调出的基带数据进行帧头同步、误码率统计、帧识别分类、数据解包、解压缩存储、显示等处理过程后，才能被载荷用户识别，供数据处理中心供分析使用。

随着数传数据码速率不断提高，使得高码速率的bit级的帧识别分类以及VCID排序难度增大，成为当前制约卫星数据处理能力提升的一项重要因素；同时，卫星数据bit级误码率的统计分析，是改善卫星通道链路质量，分析数传***性能的重要手段。对于输入的不同物理通道内混杂的不同虚拟通道数据进行处理，在进行相同虚拟通道提取后，由于数据从不同的物理信道接收，导致输入的数据帧在时间上为帧计数混乱下传，同时由于信道性能的影响，数据帧计数存在如下特殊模式：存在帧计数跳变幅度过大，超过规定的失步范围；由于计数器溢出或大量数据帧丢失，帧计数出现正常的巨大阶跃，导致在高码率条件下由误码率统计、帧识别分类及VCID排序组成的卫星数传数据预处理***性能低，因此，提高在高码率条件下由误码率统计、帧识别分类及VCID排序组成的卫星数传数据***的性能直接影响着卫星数传***的性能。

发明内容

本发明目的是为了解决现有技术在高码率条件下由误码率统计、帧识别分类及VCID排序组成的卫星数传数据***性能低的问题，而提供一种卫星高速数传基带数据误码统计及帧排序处理***及方法。

本发明的技术方案是：

一种卫星高速数传基带数据误码统计及帧排序处理***，其特征在于它包括：

用于对输入数据缓存的前端缓存FIFO模块；

用于对输入数据逐bit位比对的误码比对统计模块；

用于相同VCID数据帧分类提取的帧识别分类模块；

用于对同一VCID数据排序的VCID合路模块；

用于对输出数据缓存的数据缓存FIFO模块。

一种卫星高速数传基带数据误码统计及帧排序处理方法，其特征在于它包括：

用于对输入数据缓存的前端缓存FIFO步骤；

用于对输入数据逐bit位比对的误码比对统计步骤；

用于相同VCID数据帧分类提取的帧识别分类步骤；

用于对同一VCID数据排序的VCID合路步骤；

用于对输出数据缓存的数据缓存FIFO步骤。

发明效果

采用本发明的一种卫星高速数传基带数据误码统计及帧排序处理***及方法，对于一帧数据内任意比特位进行误码比对并统计比对结果，由于输入数据为并行数据，为做到数据比特位可设置，不同时钟下待比数据比特位不同，同时要在一个时钟之内将一个并行数据所有比特位的结果进行统计，采用如下方法：1)根据需要比对的比特位将输入数据进行预处理，将根据标准数据，在每个时钟内对每个待比对数据进行按位与操作，将不需要进行比对的数据进行与0操作，需要比对数据位进行与1操作，实现数据位屏蔽选择功能；2)为数据比对结果统计，在一个时钟内将一个并行数据的所有的比特位进行求和，采用降位宽流水加法器，实现在一个时钟内的比对结果统计；针对存在的帧计数跳变幅度过大，超过规定的失步范围；计数器溢出或大量数据帧丢失，导致帧计数出现正常的巨大阶跃问题，根据实时帧计数进行存储，根据物理地址进行连续读取并设计相关控制状态机；解决了现有技术在高码率条件下由误码率统计、帧识别分类及VCID排序组成的卫星数传数据预处理***性能低的问题，使基于FPGA的高码率条件下由误码率统计、帧识别分类及VCID排序组成的卫星数传数据预处理***其速率可以达到4*2.5Gbps。

附图说明

图1为本发明一种卫星高速数传基带数据误码统计及帧排序处理***整体方案框图，1为前端缓存FIFO模块，2为误码比对统计模块，3为帧识别分类模块，4为VCID合路模块，5为数据缓存FIFO模块；

图2为误码比对统计模块单通道设计框图；

图3为帧识别分类模块设计框图；

图4为VCID合路模块单通道方案设计框图；

图5为流水误码统计加法器图；

图6为误码比对统计模块状态机图；

图7a为仿真结果显示测试数据误码位数图；

图7b为误码比对统计模块仿真结果图；

图8为帧识别分类模块状态机图；

图9为帧识别分类模块仿真结果图

图10为VCID合路写模块状态机图；

图11为VCID合路读模块写地址状态机图；

图12为VCID合路读模块读数据态图；

图13a为仿真结果显示测试数据；

图13b为正常工作模式仿真图；

图14为丢帧计数变大稳定仿真图；

图15为帧计数值受干扰跳变后恢复仿真图；

图16为帧计数受干扰多次跳变仿真图；

图17为帧计数计满仿真图；

图18为帧计数受干扰变小后恢复仿真图。

具体实施方式

具体实施方式一：下面结合图1说明本实施方式，一种卫星高速数传基带数据误码统计及帧排序处理***，它包括：

用于对输入数据缓存的前端缓存FIFO模块(1)；

用于对输入数据逐bit位比对的误码比对统计模块(2)；

用于相同VCID数据帧分类提取的帧识别分类模块(3)；

用于对同一VCID数据排序的VCID合路模块(4)；

用于对输出数据缓存的数据缓存FIFO模块(5)。

具体实施方式二：本实施方式对实施方式一作进一步说明，本实施方式所述误码比对统计模块(2)包括：

用于对输入数据按比特位进行比对的逐位比对的模块；

用于存储标准的比对数据的随机存取存储器(RAM)模块；

用于对按比特位进行比对后的数据进行误码统计的误码统计模块；

用于对输入数据进行缓存的数据缓存FIFO模块。

具体实施方式三：本实施方式对实施方式一作进一步说明，本实施方式所述帧识别分类模块(3)包括：

用于对前端通道输入数据进行选择的通道选择的模块；

用于按照(虚拟通道值)VCID对输入数据识别分类的VCID识别分类模块，根据VCID识别分类模块识别结果；若VCID值正确，对输入数据缓存到VCID FIFO中；若VCID值错误，对输入数据进行丢弃。

具体实施方式四：本实施方式对实施方式一作进一步说明，本实施方式所述VCID合路模块(4)包括：

用于根据输入数据的VCID计数器值进行排序的合路排序模块；

用于根据合路排序模块控制信号对前端数据进行选择的选择器(MUX)模块；

用于根据合路排序模块控制信号控制数据流向的数据流向控制模块；

用于对连续失步数据进行缓存的失步数据缓存FIFO模块；

用于对排序完成数据进行读取缓存的数据读取模块；

用于处理完成数据进行缓存供后端模块使用的数据缓存FIFO模块。

具体实施方式五：一种卫星高速数传基带数据误码统计及帧排序处理方法，它包括：

用于对输入数据缓存的前端缓存FIFO步骤；

用于对输入数据逐bit位比对的误码比对统计步骤；

用于相同VCID数据帧分类提取的帧识别分类步骤；

用于对同一VCID数据排序的VCID合路步骤；

用于对输出数据缓存的数据缓存FIFO步骤。

具体实施方式六：本实施方式对实施方式五作进一步说明，本实施方式所述误码比对统计步骤包括：

用于对输入数据按比特位进行比对的逐位比对的步骤；

用于存储标准的比对数据的随机存取存储器(RAM)步骤；

用于对按比特位进行比对后的数据进行误码统计的误码统计步骤；

用于对输入数据进行缓存的数据缓存FIFO步骤。

具体实施方式七：本实施方式对实施方式五作进一步说明，本实施方式所述帧识别分类步骤包括：

用于对前端通道输入数据进行选择的通道选择的步骤，

用于按照(虚拟通道值)VCID对输入数据识别分类的VCID识别分类步骤，根据VCID识别分类模块识别结果；若VCID值正确，对输入数据缓存到VCID FIFO中；若VCID值错误，对输入数据进行丢弃。

具体实施方式八：本实施方式对实施方式五作进一步说明，本实施方式所述VCID合路步骤包括：

用于根据输入数据的VCID计数器值进行排序的合路排序步骤；

用于根据合路排序模块控制信号对前端数据进行选择的选择器(MUX)步骤；

用于根据合路排序模块控制信号控制数据流向的数据流向控制步骤；

用于对连续失步数据进行缓存的失步数据缓存FIFO步骤；

用于对排序完成数据进行读取缓存的数据读取步骤；

用于处理完成数据进行缓存供后端模块使用的数据缓存FIFO步骤。

实施例

一种卫星高速数传基带数据误码统计及帧排序处理***，其特征在于它包括：

用于对输入数据缓存的前端缓存FIFO模块(1)；

用于对输入数据逐bit位比对的误码比对统计模块(2)；

用于相同VCID数据帧分类提取的帧识别分类模块(3)；

用于对同一VCID数据排序的VCID合路模块(4)；

用于对输出数据缓存的数据缓存FIFO模块(5)。

一种卫星高速数传基带数据误码统计及帧排序处理方法，其特征在于它包括：

用于对输入数据缓存的前端缓存FIFO步骤；

用于对输入数据逐bit位比对的误码比对统计步骤；

用于相同VCID数据帧分类提取的帧识别分类步骤；

用于对同一VCID数据排序的VCID合路步骤；

用于对输出数据缓存的数据缓存FIFO步骤。

前端缓存FIFO模块实现对输入数据的缓存，保证在数据处理过程中，输入端口数据连续性，平滑数据流速率，提高***对突发数据处理能力，并将数据发送到后续模块进行处理。

误码率统计模块实现对输入数据逐bit位的比对，对比对结果进行误码位数统计，根据统计结果分析数传***的传输性能，并将数据发送到后续模块进行处理。

帧识别分类模块实现相同VCID数据帧的分类提取，填充帧数据的丢弃，使同一VCID帧数据存储于同一缓冲区，便于后续VCID合路。

VCID合路模块实现对同一VCID数据的排序功能，将乱序的帧数据进行排序，使其成为连续的帧数据供其他***使用。

后端缓存FIFO模块实现对输出数据的缓存，保证在数据处理过程中，输出端口数据的

误码比对统计模块根据标准比对帧数据以及比对位置对输入数据进行逐位的误码比对并统计帧数据的误码位数。标准帧数据数据预先写入到RAM中，一帧数据是长度1024btye，本***数据位宽为256bit，数据帧中的比对位置可配置，模块根据比对位置起止信号对输入数据逐位比对，统计不相同的位数的总和，比对完一帧数据后，数据缓存到FIFO中，输出到帧分类识别模块中，误码位数总和设为64位宽的寄存器中。

本模块采用四通道并行处理，其单通道方案设计如图2所示。

***对数据进行逐帧处理，模块数据位宽为256位，模块数据由前端FIFO输入，单帧数据处理需要读取32次，比对起止位置由PCIe寄存器输入控制。根据比对位置控制信号，模块将暂存于RAM中的标准比对数据(样本帧)与输入的数据逐位进行比对，比对结果进行误码统计。

误码比对方式为将样本帧数据与输入数据进行异或操作，比对结果中1的位数即为错误位数，本***的数据位宽为256位，误码比对结果的统计需要对256位数据中的1的个数进行计数累加，一个时钟无法同时统计出256位数据中的误码个数，设计一个9级加法器流水统计，如图5所示，第一级采用128个1bit的加法器，输出为2bit；第二级采用64个2bit加法器，依次，第8级使用1个8bit的加法器，输出到一个64bit的累加器中，同时统计结果输出到PCIe寄存器。输入数据缓存到FIFO中供后端帧识别分类模块使用。+号表示加法器。

模块单通道的状态机如图6；

IDLE为空闲状态，当前端FIFO有数据，并且后端FIFO非满时，模块由IDLE状态进入READ_non状态；

READ_non状态根据位置控制信号对数据进行正常读取；当读取到需要比对位置时模块进入Wait_C状态；

Wait_C状态对读取的数据与标准比对数据进行逐位比对，比对结果送到9级加法器进行误码结果统计；当比对到结束比对位置时，模块进入到And_last_C状态

And_last_C状态；对最后要比对数据进行比对位置比对；下一个时钟模块进入到Wait_last_C状态；

Wait_last_C状态对最后比对位置数据比对；若最后比对数据不为一帧数据的最后一个256位数据，则模块进入READ_non状态继续读取数据，直到一帧数据读取完成或者Wai_last_C比对数据为一帧最后数据后跳转到IDLE状态，等待下一帧数据进行处理。

根据实际误码比对统计情况，设置测试数据与比对位置，其中一帧数据的误码位数为8位，进行仿真测试，结果如图7a和图7b所示。

图7a中仿真结果显示测试数据误码位数为512，与仿真数据设置相符。

图7b中仿真结果标尺测量是时间为处理一帧数据用时，为35个时钟(时钟周期10ns)，测试的处理码速率为：36.57Gbps。

仿真结果标尺测量是时间为处理一帧数据用时，为35个时钟(时钟周期10ns)，测试的处理码速率为：36.57Gbps。

仿真时钟周期设置为10ns，仿真结果图中两条黄色光标所处位置分别是一帧数据处理的起始与终止位置，图中ERS_error_Total信号为误码统计结果，与数据设置结果相同；处理一帧1024byte数据，需要33个时钟周期，***采用156.25MHz频率时钟，本模块的数据处理速率为：1024byte/(33×1/156.25MHz)＝3.88×10＾10bps＝38.8Gbps。

帧识别分类模块设计，在VCID分类模块中首先对收到的数据进行VCID分类。由于数据输入速率高、且要对同时4通道数据进行分类，数据速率达到10Gbps，每bit数据分类处理平均时延要小于0.1ns。为提高数据处理速度及对失步数据控制缓存能力，采用并行提取2虚拟通道，在数据VCID数据提取后，为进行后续的数据合路，保证数据不因合路延时而丢失，先将提取后的数据送入2个先进先出存储器(FIFO)进行数据帧级别的缓冲。帧识别分类模块的设计框图如图3。

通道一与通道二中有效数据为同一VCID值，其他VCID值数据为填充帧数据；通道三与通道四中有效数据为另一VCID值，其他VCID值数据为填充帧数据。

通道选择采用轮询的方式，若前端FIFO中数据大于一帧，则读取处理，处理后判断另一通道FIFO。若前端FIFO数据少于一帧则判断另一通道FIFO，循环判读。根据初始化后各VCID具体值，进行各帧逐一比对。为节省空间和资源，对于填充帧VCID将直接丢弃。数传帧长为1024byte，而所使用的数据位宽为256bit，因此对于比对确定VCID后将在连续的32时钟完成一帧数据的分类存储，同时取下一帧进行数据VCID格式判断。比对正确的VCID数据帧将存入对应的FIFO中。当即将进行下一帧的VCID数据取出判断的过程中，将读取判断前端FIFO中数据量，若不足一帧将进行等待，暂停分类。在写入时将判断，后端FIFO差一帧将满时，将停止写入，进行等待。

模块的状态机如图8所示。

IDLE为空闲状态，当后端FIFO非满且前端FIFO非空的时候进入MUX状态；

MUX状态根据上次读取FIFO标志Ch值与前端FIFO的空满信号进行通道读取数据通道选择，选择后进入FISRT状态；

FISRT状态对通道数据预处理，根据Ch值进入AND_A或AND_B状态；

AND_A或者AND_B状态对第一次数据进行VCID值得识别，识别后进入READ_non_A或READ_non_B状态；

READ_non_A或READ_non_B进行帧数据剩余数据读取处理，当一帧数据处理结束后进入IDLE状态，准备下一帧数据的处理。

通过设置前端FIFO都是非空，通道一第一帧数据为填出帧数据，其他数据为正常数据，通道二数据都为正常数据。仿真测试，结果如图9所示。

仿真结果显示模块根据VCID值对输出数据进行识别分类，标尺测量是时间为处理一帧数据用时，为35个时钟(时钟周期10ns)，测试的处理码速率为：36.57Gbps。

图中Ch信号为前端通道数据选择标志位，标尺所示的时间为一帧数据处理时间，为35个时钟周期；VCDU为VCID异常值标志位，第一帧数据为异常VCID数据；模块前端两个FIFO都非空，Ch值在1与0直接交替变换，数据选择在前端两个FIFO中交替读取数据，与所仿真设置相符。帧识别分类模块的单通道码速率为：1024byte/(35×1/156.25MHz)＝3.57×10＾10bps＝35.7Gbps。

VCID合路模块设计，VCID合路模块实现将同一VCID的数据帧按帧计数进行排序，通过利用数据在连续的载荷数据流中位置顺序，即帧计数，计算出该帧在数据帧为连续对条件下其对应对在实际的片外存储器地址，并将此数据帧写入到片外存储器地址中。因此，数据读取模块按照地址递增的顺序从片外的物理存储模块进行数据读取时，便可得到帧计数连续的数传数据帧，实现帧数据排序。

VCID数据合路前VCID计数如表2-1所示，数据为随机分布于2个通道中，合路后VCID计数如表2-2所示，数据为连续的存储于某段缓存中。

表2-1 合路前VCID计数

表2-2 合路后VCID计数

VCID计数

…

1

2

3

3

4

5

6

7

8

9

…

VCID合路排序模块采用两路并行处理的方式，单通道VCID合路排序设计框图如图4所示，模块输入为前端帧识别分类模块输出。当出现VCID计数器异常增大导致帧数据出现失步时，暂时将数据缓存在异常缓存FIFO中，若是正常VCID计数器值跳变，异常缓存FIFO数据重新进行排序。

VCID合路模块单通道方案设计框图如图4所示；

合路排序：根据输入数据的VCID计数器值进行排序；

MUX：根据合路排序子模块控制信号对前端数据进行选择；

数据流向控制：根据合路排序子模块控制信号控制数据流向；

失步数据缓存FIFO：对连续失步数据进行缓存；

数据读取：对排序完成数据进行读取缓存；

数据缓存FIFO：处理完毕数据进行缓存供后端模块使用；

片外存储模块：大容量数据存储器，完成对数据帧的缓存，保证在失步范围内满足数据存储需求。在数据输入中，实现将数据FIFO1中的帧数据，写入到地址FIFO1的值对应的片外存储地址中去。在读数据过程中，实现将地址FIFO2对应地址的数据帧读取出来送入到数据FIFO2中；

VCID合路排序写数据模块的状态机如图10。根据实际数据情况，VCID计数变化分为6种模式，具体情况见表2-1，(1)为正常情况，(2)为计数器跳跃增大情况，(3)与(4)正常帧数据中出现异常帧数据情况，(5)为计数器值(24位宽)计满后正常跳转情况，(6)为计数器跳跃减小情况；

VCID合路模块状态机说明：

空闲：前端FIFO空或者后端缓存FIFO满时，进入空闲状态等待；

VCID计数器读取：对帧数据的VCID计数器值进行读取；

比较：VCID计数器值与基址(计数器值)大小比较；

差值计算1：VCID计数器值减基址；

差值计算2：基址减VCID计数器值；

跳变处理：计算跳变后地址；

地址计算1：根据差值1与基址计算数据存储的物理地址；

地址计算2：根据差值2与基址计算数据存储的物理地址；

基址修改1：对基地址进行方式一修改；

地址存储：将地址存储到地址数据缓存FIFO中；

失步处理：根据差值与上一帧数据的VCID计算器值判断数据失步，分别对首失步帧数据、连续失步帧数据(相对上一帧失步帧数据不失步)以及不连续失步帧数据(相对上一失步帧数据仍是失步帧数据)进行标志；

计数：对连续失步帧数据进行计数，非连续失步帧数据从新计数；

基址修改2：对基地址进行方式二修改；

数据存储：将帧数据写入缓存FIFO；

标志位处理控制：根据前面状态的标志位进行读数据触发设置、前端数据选择以及后端数据流向控制；

数据读取模块：数据读取模块按照地址递增的顺序从外部存储器进行数据帧对读取，得到即位帧计数连续对数传数据帧，从而实现帧排序。数据读取模块分为写地址FIFO模块与读数据FIFO模块，写地址FIFO模块状态机如图11：

状态说明：

(1)空闲：等待读触发信号

(2)正常模式：写512个帧数据地址

(3)失步模式：写1024个帧数据地址

(4)等待1：地址FIFO满等待

(5)等待2：地址FIFO满等待

读数据模块状态机如图12：

状态说明：

(1)空闲：数据FIFO空等待

(2)VCID值判断：读取帧数据VCID值与设定值比较，输出判断结果

(3)读数据：读取帧数据并存储到缓存FIFO中

表2-3 VCID计数变化情况表

针对表2-3中六类真计数器变化情况，设置仿真，结果为：

(1)结果如图13a、图13b所示。

图13a中两个标尺线为处理1帧数据的时间为33个时钟周期，码速率为38.8Gbps。

(2)完成由正常VCID计数帧数据到跳转增大的帧数据处理，基地址变换，设置数据进行仿真结果如图14。

图中wr_en信号为后端数据缓存FIFO写实能控制信号，wr_en在标尺线之间为0，持续时间为5帧数据处理时间(166个时钟周期)，此期间数据暂缓到失步数据缓存FIFO中，等数据累计达到5帧为连续跳转数据时，修改基地址，数据再次缓存到后端数据FIFO中。

(3)对异常帧数据进行暂缓处理后对异常数据舍弃，设置数据进行仿真结果如图15。

图15中当异常数据暂缓四帧后，正常帧数据进入后对失步数据缓存FIFO进行复位，丢弃异常帧数据图中rst信号为复位信号，高有效。

(4)与(3)相类似，图16中，异常帧数据暂缓在FIFO中，当相对于缓存的异常帧数据下一帧数据还是失步异常数据时，模块将失步数据缓存FIFO进行复位，丢弃异常FIFO数据。

(5)测试数据，仿真结果如图17。

图中标尺所示的时间为5帧数据，当计数器计满变为0时，模块将暂存5帧数据，当存满5帧数据后，模块修改基地址，将暂存的5帧数据当做正数据处理后缓存到后端FIFO中。

(6)设置数据进行仿真结果如图18。

图18中，当异常数据暂缓四帧后，正常帧数据进入后对失步数据缓存FIFO进行复位，丢弃异常帧数据，光标线所示位置即为失步数据缓存FIFO复位信号(rst)高有效复位。通过对表2-3中的六类数据进行仿真测试，模块对六类VCID技术情况能正常处理，模块处理一帧数据需要33个时钟周期，其码速率为38.8Gbps。

以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，根据本发明的技术方案及其发明构思加以等同替换或改变，都应涵盖在本发明的保护范围之内。

Claims (2)

1.一种卫星高速数传基带数据误码统计及帧排序处理***，其特征在于它包括：

用于对输入数据缓存的前端缓存FIFO模块；

用于对输入数据逐bit位比对的误码比对统计模块；

所述误码比对统计模块包括：

用于对输入数据按比特位进行比对的逐位比对的模块；

用于存储标准的比对数据的随机存取存储器模块；

用于对按比特位进行比对后的数据进行误码统计的误码统计模块；

用于对输入数据进行缓存的数据缓存FIFO模块；

采用降位宽流水加法器，实现在一个时钟内的比对结果统计；

用于相同VCID数据帧分类提取的帧识别分类模块；

所述帧识别分类模块包括：

用于对前端通道输入数据进行选择的通道选择的模块；

用于按照VCID对输入数据识别分类的VCID识别分类模块，根据VCID识别分类模块识别结果；若VCID值正确，对输入数据缓存到VCID FIFO中；若VCID值错误，对输入数据进行丢弃；

用于对同一VCID数据排序的VCID合路模块；

所述VCID合路模块包括：

用于根据输入数据的VCID计数器值进行排序的合路排序模块；

用于根据合路排序模块控制信号对前端数据进行选择的选择器模块；

用于根据合路排序模块控制信号控制数据流向的数据流向控制模块；

用于对连续失步数据进行缓存的失步数据缓存FIFO模块；

用于对排序完成数据进行读取缓存的数据读取模块；

用于处理完成数据进行缓存供后端模块使用的数据缓存FIFO模块；

用于对输出数据缓存的数据缓存FIFO模块；

所述VCID为虚拟通道值。

2.一种卫星高速数传基带数据误码统计及帧排序处理方法，其特征在于它包括：

用于对输入数据缓存的前端缓存FIFO步骤；

用于对输入数据逐bit位比对的误码比对统计步骤；

所述误码比对统计步骤包括：

用于对输入数据按比特位进行比对的逐位比对的步骤；

用于存储标准的比对数据的随机存取存储器步骤；

用于对按比特位进行比对后的数据进行误码统计的误码统计步骤；

用于对输入数据进行缓存的数据缓存FIFO步骤；

采用降位宽流水加法器，实现在一个时钟内的比对结果统计；

用于相同VCID数据帧分类提取的帧识别分类步骤；

所述帧识别分类步骤包括：

用于对前端通道输入数据进行选择的通道选择的步骤，

用于按照VCID对输入数据识别分类的VCID识别分类步骤，根据VCID识别分类模块识别结果；若VCID值正确，对输入数据缓存到VCID FIFO中；若VCID值错误，对输入数据进行丢弃；

用于对同一VCID数据排序的VCID合路步骤；

所述VCID合路步骤包括：

用于根据输入数据的VCID计数器值进行排序的合路排序步骤；

用于根据合路排序模块控制信号对前端数据进行选择的选择器步骤；

用于根据合路排序模块控制信号控制数据流向的数据流向控制步骤；

用于对连续失步数据进行缓存的失步数据缓存FIFO步骤；

用于对排序完成数据进行读取缓存的数据读取步骤；

用于处理完成数据进行缓存供后端模块使用的数据缓存FIFO步骤；

用于对输出数据缓存的数据缓存FIFO步骤。