CN105138307A

CN105138307A - 一种基于相位噪声的可集成真随机数产生方法及装置

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Publication number: CN105138307A
Application number: CN201510677213.2A
Authority: CN
Inventors: 张建国; 马荔; 袁超; 郭双琦; 乔翊; 王云才
Original assignee: Taiyuan University of Technology
Current assignee: Taiyuan University of Technology
Priority date: 2015-10-19
Filing date: 2015-10-19
Publication date: 2015-12-09
Anticipated expiration: 2035-10-19
Also published as: CN105138307B

Abstract

本发明涉及集成电路领域，尤其是一种基于相位噪声的可集成真随机数产生方法及装置，适用于数据加密等信息安全领域。解决了传统电路随机数产生方法不能直接通过随机数测试和不可集成的问题。本发明优点与积极效果在于：第一，所产生的随机数序列不存在周期性，无需后处理，调节时钟频率和结构参数即可产生0~100Mbit/s可以通过国际随机数行业测试标准（NIST统计测试包）的稳定随机数。第二，***全部采用数字逻辑单元，电路实现容易，而且可兼容不同的可编程集成电路，具有普遍的适用性和灵活性。第三，所用的随机数产生电路可实现集成化小型化，可广泛应用在数据加密等信息安全领域。

Description

一种基于相位噪声的可集成真随机数产生方法及装置

技术领域

本发明涉及集成电路领域，尤其是一种基于相位噪声的可集成真随机数产生方法及装置，适用于数据加密等信息安全领域。

背景技术

随机数的应用非常广泛，例如***业中的摇号、抽奖；统计学上的蒙特卡洛模拟；信息屏蔽中的屏蔽信号；雷达***中的测距信号；遥控遥测中的测控信号；数字通信中的群同步和加扰解扰信号；码分多址中的地址码和扩频码，甚至是保密通信中的密钥都会用到随机数。在通信、密码学、保密通信等领域中随机数的质量是影响***可靠性的至关重要因素。

现在使用的可集成随机数产生技术中，大多数是采用伪随机的方法产生“种子”码的，伪随机的“种子”码是可以很容易被破解的，所以对整个交易***的安全性构成很大的威胁。因此，实现可集成真随机数产生器就显得非常重要，特别是在对安全性要求高的应用***中。

真随机数产生器的实现方法主要是基于电子器件本身的物理特性，如热噪声、振荡器频率抖动和电路混沌等方法产生随机数。

热噪声产生的随机数在幅值上是随机起伏的，具有随机性，但是热噪声的幅度通常较小，需要放大；振荡器频率抖动产生的随机数，利用振荡器频率的不稳定性，通过低频振荡器对高频振荡器进行D触发器形式采样来产生随机序列，这样产生的随机数码率过低；电路混沌产生随机数方法多种多样，但该方法产生的随机数码率过低，且伪随机数居多。以上三种方法产生的随机数大部分需要后处理才能通过随机数测试，对随机数的产生和应用带来局限性。

传统的相位噪声产生随机数，采用半导体激光器的相位噪声，利用干涉原理将激光器的相位噪声可转变为强度方面的噪声，进而产生随机数，但是用光域方法产生随机数成本较高，且不便于集成。

因此发明一种可集成，无需后处理，多时钟频率下可通过随机数测试的随机数产生方法和装置具有很大意义。

发明内容

本发明的目的是提供一种基于相位噪声的可集成真随机数产生方法及装置，来解决传统电路随机数产生方法不能直接通过随机数测试和不可集成的问题。

本发明所述的一种基于相位噪声的可集成真随机数产生方法是采用如下技术方案实现的：一种基于相位噪声的可集成真随机数产生方法，包括如下步骤：(1)利用数字逻辑电路中逻辑门的非线性特性构造N个节点的环形结构产生很强的相位噪声，作为随机数熵源，其中N为整数且N>8；所述N个节点包括一个同或逻辑门构成的节点以及N-1个异或逻辑门构成的节点；每个节点都设有三个输入端和四个输出端，每个节点的三个输入端分别由左右相邻节点和该节点左间隔至少为1的节点输入；每个节点的三个输出端分别输出到左右相邻节点和右间隔至少为1的节点；至少有一个节点通过剩余的一个信号输出端输出随机数熵源信号；

(2)用差分延迟异或方法对步骤(1)中构造的输出随机数熵源信号的节点进行处理，对输出的随机数熵源信号进行纠偏，使得输出熵源信号的节点产生的随机序列0、1比例更加均匀；

(3)利用时钟信号对步骤(2)纠偏后的随机数熵源各输出节点通过采样模块进行采样，从而得到输出稳定的随机比特流。

随机数熵源N个节点均可作为输出端，可单独输出，也可同时输出。

进一步的，所述差分延迟异或处理方法，其中的差分延迟部分可由可编程集成电路内部逻辑门组合延迟实现，也可由外部延迟电路实现。

进一步的，所述时钟信号由外部提供，时钟信号≤200MHz。

进一步的，所述采样模块由D触发器实现，每个D触发器存在时钟信号输入端，连接外部时钟信号；D触发器还设有信号输出端，所述信号输入端与随机数熵源纠偏后的节点的输出端相连。

所述随机数熵源为环状结构，可产生很强的相位噪声，不受外部时钟信号驱动。

所述真随机数由数字逻辑单元组成，电路容易实现，可兼容不同的可编程集成电路，具有普遍的灵活性与可重构性构造。

所述真随机数产生结构可实现集成化小型化，可广泛应用在数据加密等信息安全领域。

本发明所述的一种基于相位噪声的可集成真随机数产生装置是采用如下技术方案实现的：一种基于相位噪声的可集成真随机数产生装置，包括由N个节点首尾相连组成环状的随机数熵源，所述N个节点包括一个同或逻辑门构成的节点102以及N-1个异或逻辑门构成的节点101_N-i，其中N、i为整数，N值大于8，i∈(1～N-1)；

每个节点都设有三个输入端和四个输出端，所述三个输入端分别由左右相邻节点和该节点左间隔至少为1的节点输入；所述三个输出端分别输出到左右相邻节点和右间隔至少为1的节点；至少有一个节点通过剩余的一个输出端输出到外部，连接有差分延迟异或模块200；所述一个差分延迟异或模块均连接有一个采样模块300；所述采样模块300设有两个信号输入端和一个信号输出端，其中一个信号输入端与差分延迟异或模块200的信号输出端相连接，另一个信号输入端连接有时钟信号400；采样模块300的信号输出端用于输出稳定的随机比特流。

本发明所提供的一种基于相位噪声的可集成真随机数产生方法及装置，其优点与积极效果在于：

第一，所产生的随机数序列不存在周期性，无需后处理，调节时钟频率和结构参数即可产生0～200Mbit/s可以通过国际随机数行业测试标准(NIST统计测试包)的稳定随机数。

第二，***全部采用数字逻辑单元，电路实现容易，而且可兼容不同的可编程集成电路，具有普遍的适用性和灵活性。

第三，所用的随机数产生电路可实现集成化小型化，可广泛应用在数据加密等信息安全领域。

第四，结构中采用间隔反馈方式，减小了相邻节点的相关性，增加了***的复杂度，提高了随机熵源信号的随机性。

附图说明

图1是本发明所述装置的电路结构图。

图中：100：随机数熵源；101：异或逻辑门；102：同或逻辑门；200：差分异或模块；201：差分延迟线；202：异或逻辑门；300：采样模块；400：时钟信号。

图2是实现本方法的逻辑门的内部结构示意图。

图中：500：实际逻辑门；501：理想逻辑门；502：反曲门激活函数；503：低通滤波器。

图3是本发明所述装置产生的5Mbps随机数序列图。

图4是本发明所述装置产生的5Mbps随机数的NIST随机数测试结果。

图5是本发明所述装置产生的200Mbps随机数序列图。

图6是本发明所述装置产生的200Mbps随机数的NIST随机数测试结果。

具体实施方式

为了更加清晰地描述本发明的原理，结构和优点，以下结合附图，从方法原理、结构和实测数据分析等方面，对本发明做出进一步详细说明。此处描述的具体实施内容仅仅用以解释本发明，并不用于限定本发明。

本发明可在现有的集成电路技术基础上，在专用集成电路(ASICs)、专用标准产品(ASSPs)、可编程逻辑器件(PLDs)、现场可编程门阵列(FPGAs)、和复杂可编程逻辑器件(CPLDs)等器件上均可实现。以现场可编程门阵列(FPGAs)为例，FPGA采用了逻辑单元阵列LCA(LogicCellArray)这样一个概念，内部包括可配置逻辑模块CLB(ConfigurableLogicBlock)、输出输入模块IOB(InputOutputBlock)和内部连线(Interconnect)三个部分。在FPGA中可以构造实现码率可调的真随机数发生器结构，具有非常大的灵活性，集成灵活，可以很方便的和FPGA中的其他功能进行集成；接口灵活，可以很方便的设计各种接口，包括硬接口和软接口，以满足各种应用需求。

图1所示实施本发明所提供的一种基于相位噪声的可集成真随机数产生方法及装置的电路结构图，具体产生方法步骤如下：

步骤一、利用数字逻辑电路中逻辑门的非线性特性构造N(N为整数且N>8)个节点的环形结构产生很强的相位噪声，作为随机数熵源100；随机数熵源100是由N个节点组成，N为整数，其值大于8，节点102为同或逻辑门，节点101为异或逻辑门，逻辑门102和101均存在三个输入端和四个输出端，三个输入端分别由左右相邻节点和该节点左间隔为1的节点输入，其中三个输出端分别输出到左右相邻节点和右间隔为1的节点。

也就是说，对于同或逻辑门102和异或逻辑门101其中两个输入端和两个输出端：同或逻辑门102的两个输入端与异或逻辑门101_N-1、101₁的输出端连接，同或逻辑门102的两个输出端与异或逻辑门101_N-1、101₁的输入端连接；异或逻辑门101₁的两个输入端与同或逻辑门102和异或逻辑门101₂的输出端连接，异或逻辑门101₁的两个输出端与同或逻辑门102和异或逻辑门101₂的输入端连接；异或逻辑门101_N-1的两个输入端与同或逻辑门102和异或逻辑门101_N-2的输出端连接，异或逻辑门101_N-1的两个输出端与同或逻辑门102和异或逻辑门101_N-2的输入端连接；异或逻辑门101_m的两个输入端与异或逻辑门101_m-1、101_m+1的输出端连接，异或逻辑门101_m的两个输出端与异或逻辑门101_m-1、101_m+1的输入端连接，其中m为整数，其值大于1且小于N-1。对于同或逻辑门102和异或逻辑门101的剩余一个输入端和两个输出端：同或逻辑门102的输入端与异或逻辑门101₂输出端连接，同或逻辑门102的一个输出端与异或逻辑门101_N-1输入端连接，另一个输出端与差分延迟异或模块200输入端连接；异或逻辑门101₂的输入端与异或逻辑门101₄输出端连接，异或逻辑门101₂的一个输出端与同或逻辑门102输入端连接，另一个输出端与差分延迟异或模块200输入端连接；异或逻辑门101_N-2的输入端与同或逻辑门102输出端连接，异或逻辑门101_N-2的一个输出端与异或逻辑门101_N-4输入端连接，另一个输出端与差分延迟异或模块200输入端连接；异或逻辑门101_n的输入端与异或逻辑门101_n+2输出端连接，异或逻辑门101_n的一个输出端与异或逻辑门101_n-2输入端连接，另一个输出端与差分延迟异或模块200输入端连接，其中n为整数，n大于等于1且n小于等于N-1，且n不等于2和N-2。

随机数熵源100中N个节点均可作为输出端，可单独输出，也可同时输出，即，同或逻辑门102和异或逻辑门101输出到差分延迟异或模块200的N个输出端可单独输出，也可同时输出。

随机数熵源100不受外部时钟驱动，通过环形振荡结构产生的很强的相位噪声具有不可预测性。

步骤二、用差分延迟异或模块200对步骤一中构造的随机数熵源100的N个输出端进行处理，对随机数熵源100的信号进行纠偏，使得随机数熵源100产生的随机序列0、1比例更加均匀。

差分延迟异或模块200由两部分组成，分别为，差分延迟线201和异或逻辑门202，其中差分延迟线201可由可编程集成电路内部逻辑门组合延迟实现，也可由外部延迟电路实现。

差分延迟异或模块200输入端与随机数熵源100的N个输出端连接，即差分延迟线201输入端连接，差分延迟线201输出端与异或逻辑门202输入端连接，异或逻辑门202输出端与采样模块300输入端连接，即，差分延迟异或模块200输出端和采样模块300输入端连接。

步骤三、利用外部时钟信号400对步骤二纠偏后的随机数熵源100的N个输出节点，即差分延迟异或模块200输出端的信号，通过采样模块300进行采样，从而得到输出稳定的随机比特流。

采样模块300由D触发器实现，每个D触发器存在时钟信号输入端，连接外部时钟信号400，同时，信号输入端与随机数熵源100纠偏后的各个节点即差分延迟异或模块200的输出端相连。

通过采样模块300进行采样，不仅可以得到随机比特流，还对随机数熵源100消除亚稳态有所帮助。

实现以上步骤即可得到输出稳定的随机比特流，产生的真随机数码率和时钟信号频率有关，频率范围≤200MHz，产生真随机数无需后处理过程即可通过国际随机数行业测试标准(NIST统计测试包)。

图2是实现本方法的各节点逻辑门实际内部结构示意图。

本发明中的逻辑门利用了逻辑门的实际特性，可将一个实际逻辑500门分为三部分：理想逻辑门501，反曲门激活函数502、低通滤波器503。当整个电路自动运行的时候，逻辑门的动态特性受低通滤波器503的影响，内部逻辑单元之间有一个有限的信号传输延迟时间t_delay(对于型号AlteraCycloneV5CGXFC5C6F27C7的t_delay＝(280±10)ps).

对于随机数熵源100信号产生的频率依赖于***的固有频率，固有频率取决于逻辑门本身的延迟时间以及传输路径的延迟时间，这些延迟依赖于温度、电压变化和***噪声。单个逻辑门的传输延迟时间是t_delay＝(280±10)ps，对于随机数熵源100，由N个逻辑元素构成，则熵源信号的固有频率最小值为f＝1/(2(4N+4)t_delay)，改变N的值可以改变***的整体的传输时间，改变随机数熵源100信号的固有频率。

图3、图4是本发明所述方法及装置产生的5Mbps的真随机序列图及其NIST测试结果；图5、图6是本发明所述方法及装置产生的200Mbps的真随机序列图及其NIST测试结果。

时序图中，有脉冲时，编码为1；反之，编码为0。

为了检验本发明所产生的一种基于相位噪声的可集成真随机数产生方法及装置产生的真随机数的质量，通过美国国家标准和技术研究所(NIST)提供的SpecialPublication800-22随机数测试标准对所生成的随机数序列进行了测试。

我们采集了1000组容量为1Mbit的5Mbps和200Mbps的真随机数序列进行NIST测试。显著水平为0.01，要求每项测试的P-value值大于0.0001，通过率大于0.9806。图中给出了随机数测试的最低结果，可知达到了随机数测试标准，证明本方法产生的随机数随机性良好。

由以上论述可以看到，本发明的一种基于相位噪声的可集成真随机数产生方法及装置是可行的，可在FPGA等可编程集成电路上实现，而且，本方法产生真随机数，成本低廉，结构简单易搭建。该发明完全能够满足现代随机数的应用需求，尤其是数据加密等信息安全领域。

以上实施实例仅用具体实施说明本发明的实现方法和结构，在此基础上可以有多种变化，这种基于本方法的结构变化均包含在本方法的保护范围之内。

Claims

1.一种基于相位噪声的可集成真随机数产生方法，其特征在于，包括如下步骤：

(1)利用数字逻辑电路中逻辑门的非线性特性构造N个节点的环形结构产生很强的相位噪声，作为随机数熵源，其中N为整数且N>8；所述N个节点包括一个同或逻辑门构成的节点以及N-1个异或逻辑门构成的节点；每个节点都设有三个输入端和四个输出端，每个节点的三个输入端分别由左右相邻节点和该节点左间隔至少为1的节点输入；每个节点的三个输出端分别输出到左右相邻节点和右间隔至少为1的节点；至少有一个节点通过剩余的一个信号输出端输出随机数熵源信号；

2.如权利要求1所述的一种基于相位噪声的可集成真随机数产生方法，其特征在于，所述差分延迟异或处理方法，其中的差分延迟部分可由可编程集成电路内部逻辑门组合延迟实现，也可由外部延迟电路实现。

3.如权利要求1或2所述的一种基于相位噪声的可集成真随机数产生方法，其特征在于，所述时钟信号由外部提供，时钟信号≤200MHz。

4.如权利要求3所述的一种基于相位噪声的可集成真随机数产生方法，其特征在于，所述采样模块由D触发器实现，每个D触发器存在时钟信号输入端，连接外部时钟信号；D触发器还设有信号输出端，所述信号输入端与随机数熵源纠偏后的节点的输出端相连。

5.一种基于相位噪声的可集成真随机数产生装置，用于实现如权利要求1所述的方法，其特征在于，包括由N个节点首尾相连组成环状的随机数熵源，所述N个节点包括一个同或逻辑门构成的节点（102）以及N-1个异或逻辑门构成的节点（101）_N-i，其中N、i为整数，N值大于8，i∈（1~N-1）；

每个节点都设有三个输入端和四个输出端，所述三个输入端分别由左右相邻节点和该节点左间隔至少为1的节点输入；所述三个输出端分别输出到左右相邻节点和右间隔至少为1的节点；至少有一个节点通过剩余的一个输出端输出到外部，连接有差分延迟异或模块（200）；所述一个差分延迟异或模块均连接有一个采样模块（300）；所述采样模块（300）设有两个信号输入端和一个信号输出端，其中一个信号输入端与差分延迟异或模块（200）的信号输出端相连接，另一个信号输入端连接有时钟信号（400）；采样模块（300）的信号输出端用于输出稳定的随机比特流。

6.如权利要求5所述的一种基于相位噪声的可集成真随机数产生装置，其特征在于，差分延迟异或模块（200）由两部分组成，分别为差分延迟线（201）和异或逻辑门（202），其中差分延迟线（201）可由可编程集成电路内部逻辑门组合延迟实现，也可由外部延迟电路实现。

7.如权利要求5或6所述的一种基于相位噪声的可集成真随机数产生装置，其特征在于，所述时钟信号（400）由外部提供，时钟信号≤200MHz。

8.如权利要求5或6所述的一种基于相位噪声的可集成真随机数产生装置，其特征在于，所述采样模块（300）由D触发器实现。