CN105027296A - 半导体装置及其制造方法 - Google Patents

半导体装置及其制造方法 Download PDF

Info

Publication number
CN105027296A
CN105027296A CN201480012341.9A CN201480012341A CN105027296A CN 105027296 A CN105027296 A CN 105027296A CN 201480012341 A CN201480012341 A CN 201480012341A CN 105027296 A CN105027296 A CN 105027296A
Authority
CN
China
Prior art keywords
layer
oxide semiconductor
film
metal
electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201480012341.9A
Other languages
English (en)
Other versions
CN105027296B (zh
Inventor
北角英人
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sharp Corp
Original Assignee
Sharp Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sharp Corp filed Critical Sharp Corp
Publication of CN105027296A publication Critical patent/CN105027296A/zh
Application granted granted Critical
Publication of CN105027296B publication Critical patent/CN105027296B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78633—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device with a light shield
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66969—Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H01L29/78693—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate the semiconducting oxide being amorphous

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Ceramic Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Nonlinear Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Mathematical Physics (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Optics & Photonics (AREA)
  • Thin Film Transistor (AREA)

Abstract

半导体装置(1001)包括由基板(1)支承的氧化物半导体层(7)和导电体层(13a、13b、13c、13s)，该半导体装置中，氧化物半导体层(7)包含第一金属元素，导电体层(13a、13b、13c、13s)具有层叠构造，该层叠构造包括：包含第一金属元素的第一金属氧化物层(m1)；配置在第一金属氧化物层上且包含第二金属元素的氧化物的第二金属氧化物层(m2)；和配置在第二金属氧化物层上且包含第二金属元素的金属层(M)，第一金属氧化物层(m1)和氧化物半导体层(7)由同一氧化物膜形成，在从基板的法线方向看时，第一金属氧化物层(m1)与所述氧化物半导体层(7)不重叠。

Description

半导体装置及其制造方法
技术领域
本发明涉及使用氧化物半导体的半导体装置及其制造方法。
背景技术
在液晶显示装置等所使用的有源矩阵基板中，每个像素具有薄膜晶体管(Thin film Transistor；以下称为“TFT”)等的开关元件。作为这样的开关元件，一直以来，广泛使用将非晶硅膜作为活性层的TFT(以下称为“非晶硅TFT”)、将多晶硅膜作为活性层的TFT(以下称为“多晶硅TFT”)。
近年来提出了使用氧化物半导体代替非晶硅和多晶硅作为TFT活性层的材料的方案。将这样的TFT称为“氧化物半导体TFT”。氧化物半导体具有比非晶硅高的迁移率。因此，氧化物半导体TFT能够比非晶硅TFT高速地进行工作。另外，由于氧化物半导体膜由比多晶硅膜简便的工艺形成，所以也能够适用于需要大面积的装置。
在专利文献1和专利文献2中，公开了使用氧化物半导体的底栅构造的TFT。在专利文献1中公开的TFT中，为了提高氧化物半导体层与源极漏极电极之间的接触性，在它们之间形成有金属氧化物层。另外，对比文件2中提出了使氧化物半导体层与源极漏极电极发生反应，在它们之间形成反应层的方案。
现有技术文献
专利文献
专利文献1：特开2010-156960号公报
专利文献2：国际公开第2012/090794号
发明内容
发明要解决的技术问题
在专利文献1和专利文献2中公开的现有的氧化物半导体TFT中，在氧化物半导体层与源极漏极电极的界面配置有金属氧化物层或者反应层。换言之，在金属氧化物层或者反应层之下存在氧化物半导体层。
本发明的发明人进行研讨后发现，在具有如上所述的结构的氧化物半导体TFT中，存在不能充分抑制从基板侧入射的光被源极漏极电极反射的情况。被源极漏极电极等反射的光的一部分在半导体装置内反复进行反射，其结果是，有可能入射到氧化物半导体层的沟道部而对薄膜晶体管的长期可靠性造成影响。另外，在TFT形成基板配置于显示装置的显示面侧的情况下，外部光被源极漏极电极等反射，有可能使显示的对比度降低。
进一步，本发明的发明人发现，如果想要在设置有专利文献1和专利文献2所公开氧化物半导体TFT的基板上形成电容元件，则产生由于构成电容元件的氧化物半导体层的电阻的变化，电容发生变化这样的问题。关于该问题将在后文中详述。
本发明是鉴于上述的技术问题而完成的发明，本发明的一个实施方式提供一种新的电极构造，其在使用氧化物半导体的半导体装置中，能够减少入射到半导体装置的光的反射，并且能够抑制由氧化物半导体层的电阻的变化引起的问题。
解决技术问题的技术手段
本发明的实施方式的半导体装置包括：基板；和由上述基板支承的氧化物半导体层和导电体层，其中，上述氧化物半导体层包含第一金属元素，上述导电体层具有层叠构造，上述层叠构造包括：包含上述第一金属元素的第一金属氧化物层；配置在上述第一金属氧化物层上且包含第二金属元素的氧化物的第二金属氧化物层；和配置在上述第二金属氧化物层上且包含上述第二金属元素的金属层，上述第一金属氧化物层和上述氧化物半导体层由同一氧化物膜形成，在从上述基板的法线方向看时，上述第一金属氧化物层与上述氧化物半导体层不重叠。
在一个实施方式中，上述同一氧化物膜为包含上述第一金属元素的氧化物半导体膜，上述第一金属氧化物层为上述氧化物半导体膜与上述金属层发生反应而被导体化的层，上述第二金属氧化物层为上述金属层的一部分与上述氧化物半导体膜发生反应而形成的层。
在一个实施方式中，上述第一金属氧化物层中包含的氧相对于金属元素整体的原子比率，为根据上述氧化物半导体膜的化学计量组成算出的氧相对于金属元素整体的原子比率的95％以下。
在一个实施方式中，上述第一金属氧化物层的电阻率为0.01Ω·cm以下。
在一个实施方式中，还包括薄膜晶体管，上述导电体层包括：上述薄膜晶体管的源极电极；和与上述源极电极连接的源极配线。
在一个实施方式中，上述氧化物半导体层作为上述薄膜晶体管的活性层发挥作用。
在一个实施方式中，还包括电容元件，上述电容元件具有：下部电极；和以隔着绝缘膜与上述下部电极重叠的方式配置的上部电极，上述导电体层包含上述上部电极。
在一个实施方式中，还包括薄膜晶体管，上述导电体层包括：上述薄膜晶体管的栅极电极；和与上述栅极电极连接的栅极配线。
在一个实施方式中，还包括薄膜晶体管，上述薄膜晶体管具有形成在上述氧化物半导体层的上表面的蚀刻阻挡层，上述薄膜晶体管的源极电极的一部分位于上述蚀刻阻挡层上，上述源极电极中不位于上述蚀刻阻挡层上的部分具有上述层叠构造，位于上述蚀刻阻挡层上的部分仅由上述金属层构成。
在一个实施方式中，上述第一金属氧化物层的厚度与上述氧化物半导体层的厚度大致相等。
在一个实施方式中，上述导电体层包括用于对上述氧化物半导体层进行遮光的遮光层。
在一个实施方式中，上述第二金属氧化物层和上述金属层的合计厚度为上述第一金属氧化物层的厚度的2倍以上。
在一个实施方式中，上述第一金属元素为铟，上述第二金属元素为钛。
在一个实施方式中，上述氧化物半导体层和上述第一金属氧化物层包含In-Ga-Zn-O类的氧化物。
在一个实施方式中，上述第一金属氧化物层和第二金属氧化物层是通过对上述氧化物半导体膜和形成于上述氧化物半导体膜上的上述金属层以250℃以上400℃以下的温度进行热处理而形成的层。
本发明的实施方式的半导体装置的制造方法，其包括：工序(a)，在基板上形成含有第一金属元素的氧化物半导体膜；工序(b)，在上述氧化物半导体膜的表面的一部分上形成包含第二金属元素的金属层；工序(c)，通过进行热处理使上述金属层与上述氧化物半导体膜发生反应，使上述氧化物半导体膜中与上述金属层接触的部分在整个厚度方向上导体化而形成包含上述第一金属元素的第一金属氧化物层，在上述第一金属氧化物层与上述金属层之间形成包含上述第二金属元素的氧化物的第二金属氧化物层，由此得到具有包括上述第一金属氧化物层、上述第二金属氧化物层和上述金属层的层叠构造的导电体层，并且上述氧化物半导体膜中不与上述金属层接触的部分作为半导体区域保留，成为氧化物半导体层。
在一个实施方式中，上述半导体装置包括薄膜晶体管，在上述工序(a)之前，还包括准备具有上述薄膜晶体管的栅极电极和以覆盖上述栅极电极的方式形成的栅极绝缘层的基板的工序(d)，在上述工序(a)中，上述氧化物半导体膜形成在上述栅极绝缘层上，上述导电体层包括上述薄膜晶体管的源极电极和源极配线，上述氧化物半导体层包括上述薄膜晶体管的活性层。
在一个实施方式中，上述半导体装置包括电容元件，上述工序(d)包括：通过在上述基板上形成导电膜并对上述导电膜进行图案化，形成上述栅极电极和上述电容元件的下部电极的工序(d1)；和以覆盖上述栅极电极和上述下部电极的方式形成上述栅极绝缘层的工序(d2)，上述导电体层包括上述电容元件的上部电极，上述上部电极以隔着上述栅极绝缘层与上述下部电极重叠的方式配置。
在一个实施方式中，在上述工序(a)与上述工序(b)之间，还包括形成覆盖上述氧化物半导体膜中成为活性层的部分的蚀刻阻挡层的工序。
在一个实施方式中，在上述工序(b)中形成的上述金属层的厚度为上述氧化物半导体膜的厚度的2倍以上。
在一个实施方式中，上述工序(b)包括：在上述氧化物半导体膜上形成金属膜的工序；在上述金属膜上，利用多灰度等级掩模形成具有第一部分和比上述第一部分薄的第二部分的抗蚀剂层的工序；将上述抗蚀剂层作为掩模进行上述金属膜的图案化的工序；通过减小上述抗蚀剂层的厚度而除去上述第二部分的工序；和将减小了厚度后的上述抗蚀剂层作为掩模进行上述金属膜的图案化，使上述氧化物半导体膜的上述表面的一部分露出的工序。
在一个实施方式中，在上述工序(c)中，上述热处理的温度为250℃以上400℃以下。
在一个实施方式中，上述氧化物半导体膜包含In-Ga-Zn-O类的氧化物。
发明效果
基于本发明的实施方式，在使用了氧化物半导体的半导体装置中，能够抑制由电极和配线等中的金属层导致的光的反射，并且，能够抑制由氧化物半导体层的电阻的变化引起的问题。
附图说明
图1是例示本发明的实施方式的电极构造的示意性的部分剖视图。
图2(a)是表示本发明的第一实施方式的半导体装置1001的俯视图，图2(b)是表示半导体装置1001的氧化物半导体TFT10的剖视图，图2(c)是表示半导体装置1001的电容元件20的剖视图。
图3(a)～(d)分别是例示半导体装置1001中的源极栅极连接部30、氧化物半导体TFT10、源极配线层与栅极配线层交叉的交叉部以及电容元件20的俯视图。
图4是用于说明半导体装置1001的制造方法的示意图，图4(a1)～(a6)分别是形成源极栅极连接部30的栅极源极形成区域的工序剖视图，图4(b1)～(b6)分别是形成氧化物半导体TFT10的晶体管形成区域的工序剖视图，图4(c1)～(c6)分别是表示源极配线层与栅极配线层交叉的交叉部形成区域的工序剖视图，图4(d1)～(d6)分别是形成电容元件20的电容形成区域的工序剖视图。
图5(a)～(f)分别是例示半导体装置1001的源极配线层的其它形成方法的工序剖视图。
图6是本发明的第二实施方式的半导体装置1002的剖视图。
图7是本发明的第三实施方式的半导体装置1003的剖视图。
图8(a)～(d)分别是例示半导体装置1003中的源极栅极连接部30、氧化物半导体TFT10、源极配线层与栅极配线层交叉的交叉部以及电容元件20的俯视图。
图9是用于说明半导体装置1003的制造方法的示意图，图9(a1)～(a7)分别是形成源极栅极连接部30的栅极源极形成区域的工序剖视图，图9(b1)～(b7)分别是形成氧化物半导体TFT10的晶体管形成区域的工序剖视图，图9(c1)～(c7)分别是源极配线层与栅极配线层交叉的交叉部形成区域的工序剖视图，图9(d1)～(d7)分别是形成电容元件20的电容形成区域的工序剖视图。
图10是用于说明具有本发明的实施方式的第一金属氧化物和第二金属氧化物层的导电体层的效果的图。
具体实施方式
如上所述，在专利文献1和专利文献2公开的方案中，有时难以充分地抑制由包含源极漏极电极等的电极配线引起的可见光的反射。这里所说的“电极配线”是指电极、配线或者包含电极和配线的层(也包括电极和配线一体地形成的情况)。
例如在专利文献1的方案中，在电极配线的基板侧配置有金属氧化物层和氧化物半导体层，特别是氧化物半导体层对于可见光是透明的，有可能不表现出充分的反射抑制效果。另外，仅在岛状的氧化物半导体层和电极配线的一部分配置金属氧化物层，在包含源极漏极电极的电极配线的大部分的基板侧既不配置金属氧化物层也不配置氧化物半导体层。因此，不能抑制在这些部分发生的反射(例如由源极配线导致的反射)。另一方面，在专利文献2的方案中，由于在电极配线的下表面的大致整体配置有反应层和氧化物半导体层，所以相比专利文献1的方案，能够更有效地抑制电极配线导致的反射。但是，根据半导体装置的结构和用途，可以想到要求能够进一步有效地抑制反射的情况。
另外，如果要在专利文献2所公开的半导体装置中形成电容元件时，将产生如下所述的问题。
在具有氧化物半导体TFT的半导体装置中，存在通过与栅极电极在同一层内形成的下部电极、与源极漏极电极在同一层内形成的上部电极和位于这些电极之间的栅极绝缘层等的绝缘膜来形成电容的情况。在专利文献2所公开的半导体装置中形成上述电容元件时，由于在上部电极的基板侧配置有反应层和氧化物半导体层，所以在电容元件的上部电极和下部电极之间，作为绝缘膜不仅存在栅极绝缘层还存在氧化物半导体层。另外，一直以来，作为抑制掩模个数地制造半导体装置的工艺，提出同时将源极配线层和氧化物半导体膜图案化的方案。在通过该工艺制造的半导体装置中形成电容元件的情况下，在电容元件的电极间，不仅存在栅极绝缘层还存在氧化物半导体层。
在这样的电容元件中，根据对电容元件的电极间施加的电压的极性，氧化物半导体层的电阻发生变化，其结果是，电容有可能发生变化。例如，使用In-Ga-Zn-O类的氧化物(In∶Ga∶Zn∶O＝1∶1∶1∶4)作为氧化物半导体的情况下，相对于上部电极对电容元件的下部电极施加正偏压时，氧化物半导体导体化，而施加负偏压时，氧化物半导体绝缘化。因此，对电容元件的电极施加正偏压时，氧化物半导体作为电极的一部分发挥作用，当施加负偏压时，氧化物半导体作为绝缘膜发挥作用。因此，根据施加于电容元件的电极的电压的不同，构成电容元件的绝缘膜的厚度不同，能够发生电容的变动。
本发明的发明人对于能够解决上述问题的电极构造反复进行了研讨，结果发现了使氧化物半导体层在整个厚度方向上导体化而成为电极的一部分的新的电极构造，由此想到了本发明。
新的电极构造能够按照如下所述的内容形成。首先，在基板上形成氧化物半导体膜之后，在氧化物半导体膜的一部分上形成金属层。接着，使金属层中包含的金属与氧化物半导体发生反应。由此，使氧化物半导体膜中与金属层接触的部分在整个厚度方向上导体化，形成第一金属氧化物层。同时，金属层中氧化物半导体膜侧的表面附近被氧化，形成第二金属氧化物层。这样一来，得到具有包含第一金属氧化物层和第二金属氧化物层与金属层的层叠构造的电极配线。依据该方法，能够通过简便的工艺，自动对准(self alignment)地形成在电极配线之下不存在氧化物半导体的结构。
以下，参照附图更具体地对本发明的一个实施方式的电极构造的一例进行说明。
图1是例示包括具有上述电极构造的源极电极的半导体装置的部分剖视图。
半导体装置具有：在基板1上形成的栅极电极3a；在栅极电极3a上隔着栅极绝缘层5配置的氧化物半导体层7；与氧化物半导体层7电连接的源极电极13a。源极电极13a具有第一金属氧化物层m1、第二金属氧化物层m2和金属层M依次层叠于栅极绝缘层5上的构造。第一金属氧化物层m1包含与氧化物半导体层7含有相同的金属元素(第一金属元素)的氧化物。第二金属氧化物层m2包含金属层M中所含的金属元素(第二金属元素)的氧化物。另外，当从基板1的法线方向看时，第一金属氧化物层m1与氧化物半导体层7不重叠。在图示的例子中，金属层M具有第一金属层M1与第二金属层M2层叠的构造。此外，金属层也可以为单层。
在具有上述电极构造的电极配线中，在金属层M的基板1侧配置有第一金属氧化物层m1和第二金属氧化物层m2。另外，在第一金属氧化物层m1的基板1侧不存在氧化物半导体层7。基于这样的结构，如后文所述，通过第一金属氧化物层m1和第二金属氧化物层m2能够更有效地抑制金属层M导致的光的反射。
进一步，当将上述电极构造应用于电容元件的上部电极时，电容元件的上部电极与下部电极之间不存在氧化物半导体层7，因此能够抑制对电容元件的电极施加电压导致的电容的变化。
本发明的发明人进一步反复研究后发现，上述新的电极构造、即包括第一金属氧化物层、第二金属氧化物层和金属层的层叠构造，不仅能够适用于源极电极、源极配线、栅极电极、栅极配线、电容元件的电极或者CS电容配线等的电极配线，也能够广泛适用于包括遮光层等的各种导电体层。在本说明书中，将具有上述层叠构造的导电体层称为“含有金属氧化物层的导电体层”或者简称为“导电体层”。
(第一实施方式)
以下，参照附图说明本发明的半导体装置的第一实施方式。本实施方式的半导体装置包括具有由氧化物半导体构成的活性层的薄膜晶体管(氧化物半导体TFT)。此外，本实施方式的半导体装置只要包括氧化物半导体层和含有金属氧化物层的电极配线即可，广泛包括薄膜晶体管等的半导体元件、有源矩阵基板、各种显示装置、电子设备等。
这里，以具有氧化物半导体TFT作为开关元件的TFT基板为例进行说明。本实施方式的TFT基板能够适当地应用于液晶显示装置。
图2(a)是例示本实施方式的半导体装置1001的俯视图。图2(b)是图2(a)所示的氧化物半导体TFT10的剖视图，图2(c)是图2(a)所示的电容元件20的剖视图。
本实施方式的半导体装置(TFT基板)1001具有：包含多个像素101的显示区域100；和显示区域以外的区域(非显示区域)200。
在各像素101中设置有：沿着像素的列方向延伸的源极配线13s；沿着像素的行方向延伸的栅极配线3g；氧化物半导体TFT10；和像素电极19。在本实施方式中，栅极配线3g包括栅极电极3a。氧化物半导体TFT10配置在源极配线13s与栅极配线3g交叉的点的附近。在图示的例子中，在像素101中设置有与栅极配线3g由同一导电膜形成的CS电容配线3c。在CS电容配线3c上配置有电容元件20。
在非显示区域(端子配置区域)200，设置有用于将栅极配线3g或者源极配线13s与外部配线连接的多个端子部201。源极配线13s延伸到显示区域100的端部，与源极连接部13sg连接。源极连接部13sg在源极栅极连接部30中与栅极连接部3sg电连接，该栅极连接部3sg与栅极配线由同一膜形成。栅极连接部3sg延伸到端子配置区域200，在端子部(源极端子)201中与外部配线连接。另一方面，栅极配线3g延伸到端子配置区域200，在端子部(栅极端子)中与外部配线连接，对此未图示。
在该例子中，源极配线13s、源极连接部13sg、氧化物半导体TFT10的源极电极13a和漏极电极13b、电容元件20的上部电极13c形成在同一层(称为“源极配线层”)内。源极配线层是含有金属氧化物层的导电层。
接着，参照图2(b)和图2(c)更加详细地说明氧化物半导体TFT10和电容元件20的剖面构造。
氧化物半导体TFT10包括：形成在基板1上的栅极电极3a；覆盖栅极电极3a的栅极绝缘层5；和配置在栅极绝缘层5上的氧化物半导体层(例如In-Ga-Zn-O类的氧化物半导体层)7。在从基板1的法线方向看时，氧化物半导体层7以与栅极电极3a重叠的方式配置。在栅极绝缘层5上，以与栅极绝缘层5的上表面接触的方式设置有源极电极13a、漏极电极13b和源极配线13s(图2(a))。
源极电极13a、漏极电极13b和源极配线13s(含有金属氧化物层的导电层)具有层叠构造，该层叠构造包括：含有第一金属元素(例如铟)的第一金属氧化物层m1、配置在第一金属氧化物层m1的表面的第二金属氧化物层m2和配置在第二金属氧化物层m2上且含有第二金属元素(例如钛)的金属层M。第一金属氧化物层m1是包含含有第一金属元素的氧化物(例如In-Ga-Zn-O类的氧化物)的导电体层。第一金属氧化物层m1的下表面与氧化物半导体层7不接触。因此，当从基板1的法线方向看时，第一金属氧化物层m1与氧化物半导体层7不重叠。第二金属氧化物层m2是包含含有第二金属元素的氧化物(例如氧化钛(TiO2))的导电体层。
在本实施方式中，氧化物半导体层7和第一金属氧化物层m1由同一氧化物膜形成。同一氧化物膜可以是包含第一金属元素的氧化物半导体膜。也可以通过在整个厚度方向上将氧化物半导体膜的一部分导体化，形成第一金属氧化物层m1，由氧化物半导体膜中保持半导体的状态留存的区域构成氧化物半导体层7。另外，可以为：第一金属氧化物层m1是氧化物半导体膜与金属层M发生反应而被导体化的层，第二金属氧化物层m2是金属层M的一部分(金属层M的下部)与氧化物半导体膜发生反应而形成的层。在这样的情况下，第一金属氧化物层m1的侧面与第二金属氧化物层m2和金属层M的侧面匹配。也存在第一金属氧化物层m1和第二金属氧化物层m2的侧面位于比金属层M的侧面靠氧化物半导体层7侧的情况。
此外，在本说明书中，将通过将氧化物半导体膜部分地导体化所得到的包括半导体区域和导电体区域这两者的层称为“氧化物层6”。在该例子中，氧化物层6包括：成为TFT的活性层的氧化物半导体层(半导体区域)7；和源极电极13a和漏极电极13b中包含的第一金属氧化物层(导电体区域)m1。
在本实施方式中，源极电极13a和漏极电极13b中第一金属氧化物层m1的侧面与氧化物半导体层7的侧面接触，由此，源极电极13a和漏极电极13b分别与氧化物半导体层7电连接。源极电极13a与源极配线13s连接。漏极电极13b与像素电极19连接。
另一方面，电容元件20如图2(c)所示，包括CS电容配线(电容元件的下部电极)3c、上部电极13c和位于它们之间的栅极绝缘层5。CS电容配线3c与栅极配线3g由同一导电膜形成。上部电极13c与源极电极13a、漏极电极13b由同一导电膜形成，是同样的电极构造，即具有包括金属层M/第二金属氧化物层m2/第一金属氧化物层m1的层叠构造的含有金属氧化物层的导电体层。在该例子中，漏极电极13b延伸设置到CS电容配线3c上，作为上部电极13c发挥作用。氧化物半导体层7或者其它的氧化物半导体层不位于CS电容配线3c与上部电极13c之间。
虽然未图示，在源极栅极连接部30中，栅极连接部3sg和源极连接部13sg也可以在形成于栅极绝缘层5的开口部内连接。栅极连接部3sg可以与栅极配线3g由同一导电膜形成。源极连接部13sg可以与源极和漏极电极13a、13b由同一导电膜形成，具有同样的层叠构造。
依据本实施方式的半导体装置1001，由于在金属层M的基板1侧配置有第一金属氧化物层m1和第二金属氧化物层m2，因此能够抑制由金属层M进行的可见光的反射。例如第二金属氧化物层m2的折射率(例如大约3.0)比栅极绝缘层5等的绝缘膜的折射率(例如1.5)高，因此能够作为金属层M的反射抑制膜发挥作用。另外，第一金属氧化物层m1(折射率：例如2.0)不仅具有由上述折射率产生的反射抑制效果，还具有由光的吸收产生的金属层M的反射抑制效果。特别是，通过将氧化物半导体膜导体化形成第一金属氧化物层m1的情况下，变化为与氧化物半导体的化学计量组成相比，氧相对于金属元素整体的比率大幅减少的组成，因此产生可见光的吸收。因此，基于第一金属氧化物层m1的光的吸收产生的反射抑制效果，与将氧化物半导体膜不导体化地配置在金属层M的基板侧的情况相比变高。与此不同，在对比文件1和对比文件2公开的方案中，在源极电极(金属层)的基板侧形成有金属氧化物层或反应层，以及氧化物半导体层。氧化物半导体层能够具有由折射率产生的反射抑制效果，由于相对于可见光为透明的，所以由光的吸收产生的反射抑制效果比例如第一金属氧化物层m1小。因此，基于本实施方式，能够比现有技术的半导体装置更有效地抑制由金属层M进行的反射。
另外，通过调整第二金属氧化物层m2的厚度或折射率，能够得到更高的反射抑制效果。第二金属氧化物层m2的厚度被调整为例如10nm以上30nm以下。如上所述，在使氧化物半导体膜与金属膜发生反应，由氧化物半导体膜形成第一金属氧化物层m1，并且将金属膜氧化而形成第二金属氧化物层m2的情况下，用于氧化金属膜的氧从氧化物半导体膜供给。氧化物半导体膜的厚度设定为例如30nm以上60nm以下(在将氧化物半导体膜还作为TFT的活性层利用的情况下)。当将这样的氧化物半导体膜在整个厚度方向上全部导体化时，能够将对于形成上述厚度的第二金属氧化物层m2而言适当的量的氧供给到金属膜。
此外，基于本实施方式的半导体装置1001，能够得到如下所述的效果。
例如在专利文献2中公开的现有的半导体装置中，当在源极配线层内形成电容元件的上部电极，在栅极配线层内形成电容元件的下部电极时，在上部电极与下部电极之间存在氧化物半导体膜。氧化物半导体膜根据对电容元件的电极施加的电压的极性，作为电容元件的电介质层的一部分发挥作用，或者作为电极的一部分发挥作用，因此电容的大小发生变化。具体而言，在氧化物半导体为N型半导体的情况下，相对于电容元件的上部电极对电容元件的下部电极施加正偏压时，电容成为栅极绝缘层的电容。当对上部电极施加负偏压时，电容成为由栅极绝缘层和氧化物半导体层构成的电容。此外，氧化物半导体为P型半导体的情况下也产生同样的现象，但是极性相反。与此相对，依据本实施方式，由于在电容元件20的下部电极3c与上部电极13c之间不存在氧化物半导体膜，因此不产生如上所述那样电容发生变化的问题。
虽然未图示，但在本实施方式中，氧化物半导体TFT10由层间绝缘层覆盖。在层间绝缘层上配置有像素电极19。像素电极19在形成于层间绝缘层的接触孔内与漏极电极13b接触。
本实施方式的氧化物半导体层7例如是In-Ga-Zn-O类的半导体层(厚度例如为45nm)。氧化物半导体层7例如包含In-Ga-Zn-O类的半导体(以下简称为“In-Ga-Zn-O类半导体”)。这里，In-Ga-Zn-O类半导体是In(铟)、Ga(镓)、Zn(锌)这三元类氧化物，In、Ga和Zn的比例(组成比)没有特别的限定，例如包含In:Ga:Zn＝2:2:1、In:Ga:Zn＝1:1:1、In:Ga:Zn＝1:1:2等。In-Ga-Zn-O类半导体可以是非晶质，也可以是结晶质。作为结晶质In-Ga-Zn-O类半导体优选c轴大致垂直于层面地取向的结晶质In-Ga-Zn-O类半导体。这样的In-Ga-Zn-O类半导体的结晶构造例如在特开2012-134475号公报中公开。为了参考，将特开2012-134475号公报的全部公开内容援引至本说明书。具有In-Ga-Zn-O类半导体层的TFT由于具有高迁移率(与a-SiTFT相比超过20倍)和低漏泄电流(与a-SiTFT相比小于100分之1)，因此作为驱动TFT和像素TFT被适当地使用。
氧化物半导体层7也可以含有其它的氧化物半导体来代替In-Ga-Sn-O类半导体。例如也可以含有Zn-O类半导体(ZnO)、In-Zn-O类半导体(IZO)、Zn-Ti-O类半导体(ZTO)、Cd-Ge-O类半导体、Cd-Pb-O类半导体、In―Sn―Zn―O类半导体(例如In2O3-SnO2-ZnO)、In-Ga-Sn-O类半导体等。
本实施方式中的第一金属氧化物层m1中所含的金属氧化物与氧化物半导体层7含有相同的金属元素。金属氧化物例如是In-Ga-Zn-O类的金属氧化物(In-Ga-Zn-O类的金属氧化物)。取而代之，也可以是Zn-O类(ZnO)、In-Zn-O类(IZO)、Zn-Ti-O类(ZTO)、Cd-Ge-O类、Cd-Pb-O类、In-Sn-Zn-O类(例如In2O3-SnO2-ZnO)或者In-Ga-Sn-O类的金属氧化物。此外，本说明书中，将In-Ga-Zn-O类半导体和In-Ga-Zn-O类金属氧化物总称为“In-Ga-Zn-O类氧化物”。
第一金属氧化物层m1也可以通过将包含第一金属元素的氧化物半导体膜导体化而形成。另外，第一金属氧化物层m1也可以与氧化物半导体层7由同一氧化物膜形成。例如，也可以将氧化物半导体膜的一部分导体化形成第一金属氧化物层m1，由未被导体化的保持半导体的状态存留的部分形成成为氧化物半导体TFT10的活性层的氧化物半导体层7。像这样，由同一氧化物半导体膜形成第一金属氧化物层m1和氧化物半导体层7时，具有能够减少工序数量的优点。
如后文所述，第一金属氧化物层m1和第二金属氧化物层m2也可以是通过氧化物半导体膜和金属层M的反应形成的层。第一金属氧化物层m1和第二金属氧化物层m2不同。例如，第一金属氧化物层m1可以是通过上述反应，氧化物半导体膜被金属层M夺取一部分氧而被还原的层。第二金属氧化物层m2可以是通过上述反应，金属层M的一部分被从氧化物半导体膜供给的氧氧化的层。此外，氧化还原反应可以认为是通过氧元素在金属层M与氧化物半导体膜之间扩散而发生的。
在由氧化物半导体膜形成第一金属氧化物层m1的情况下，第一金属氧化物层m1中包含的氧相对于金属元素整体的原子比率R(m1)优选为根据氧化物半导体膜的化学计量组成(stoichiometriccomposition)算出的氧相对于金属元素整体的原子比率R的95％以下。由此，能够得到更低电阻的第一金属氧化物层m1。另一方面，第一金属氧化物层m1中的氧的原子比率R(m1)优选为氧化物半导体膜中的氧的原子比率R的例如50％以上。由此，第一金属氧化物层m1能够具有第一金属氧化物层m1和第二金属氧化物层m2作为光的干涉膜发挥反射抑制效果所需的充分的光透过性。进一步，用从氧化物半导体膜供给的氧将金属层M的一部分氧化而形成第二金属氧化物层m2的情况下，通过将氧化物半导体膜中含有的氧的例如5％以上50％以下供给到金属层M(即50％≤R(m1)≤95％)，能够在第一金属氧化物层m1和第二金属氧化物层m2能够具有充分的反射抑制效果的范围内，调整第二金属氧化物层m2的厚度和折射率。
氧化物半导体膜是含有In-Ga-Zn-O类的氧化物半导体(简称为“In-Ga-Zn-O类半导体”)的膜，以金属层M为Ti层的情况为例，对各层的组成进行更具体的说明。氧化物半导体膜中包含的In-Ga-Zn-O类半导体的化学计量组成为InGaZnOy时，氧化物半导体膜中的氧相对于金属元素整体的原子比率R为y/3。在进行氧化物半导体膜的导体化时，金属层M的Ti未扩散到氧化物半导体膜内部的情况下(即使扩散也只是微量的情况下)，第一金属氧化物层m1中包含的金属氧化物的组成成为InGaZnOx(x<y)。此时的氧相对于金属元素整体的原子比率R(m1)为x/3。在R(m1)为R的例如50％以上95％以下的情况下成为0.5≤x/y≤0.95。因此，例如y＝4时，x为2以上3.8以下。此外，也存在第一金属氧化物层m1中不仅含有In、Ga、Zn，还含有从金属层M扩散来的Ti的情况。在该情况下，第一金属氧化物层m1中的氧相对于金属元素整体的原子比率R(m1)为氧的摩尔数与In、Ga、Zn和Ti的合计摩尔数之比。另一方面，在进行氧化物半导体膜的导体化时，氧化物半导体膜的In等的金属没有扩散到金属层内部的情况下，第二金属氧化物层m2中包含的金属氧化物例如为TiOz(0<z<2)。
此外，由氧化物半导体膜形成第一金属氧化物层m1的方法没有特别的限定，例如在氧化物半导体膜的表面的一部分上形成金属层M的状态下，例如以250℃以上400℃以下的温度进行热处理，将氧化物半导体膜中位于金属层M的下方的部分导体化，由此能够形成第一金属氧化物层m1。热处理条件以使氧化物半导体膜在整个厚度方向上被导体化的方式适当地设定，没有特别的限定。
第一金属氧化物层m1的电阻率优选为0.01Ω·cm以下。为了使第一金属氧化物层m1作为电容元件等的电极发挥作用，优选其载流子浓度例如为大约1×1019cm-3以上。当载流子浓度例如为1×1019cm-3以上时，电阻率成为0.01Ω·cm以下。当电阻率比0.01Ω·cm高时，第一金属氧化物层m1显示半导体的性质，有可能无法确保高导电特性。另外，作为电容元件的电极使用的情况下，电容有可能根据电容元件的电极间的电压的极性而发生变化。
在图2所示的半导体装置1001中，包含源极电极13a、漏极电极13b和源极配线13s的源极配线层具有包括第一金属氧化物层m1、第二金属氧化物层m2和金属层M的层叠构造，但是取而代之，也可以是包含氧化物半导体TFT10的栅极电极和栅极配线的栅极配线层具有上述层叠构造。或者，也可以是源极配线层和栅极配线层分别具有上述的层叠构造。另外，也能够使具有上述层叠构造的导电体层作为遮光层发挥作用。
此外，在本说明书中，将与源极配线13s使用相同导电膜形成的层总称为“源极配线层”。因此，源极配线层包括源极配线13s、源极电极13a和漏极电极13b。源极电极13a也可以与源极配线13s一体地形成。例如，可以为：源极配线13s具有在规定的方向上延伸的部分和从该部分向与上述规定的方向不同的方向延伸的延出部分，延出部分作为源极电极13a发挥作用。同样地，将与栅极配线3g使用相同导电膜形成的层总称为“栅极配线层”。栅极电极3a也可以与栅极配线层3g一体地形成。可以为：当从基板1的法线方向看栅极配线3g时，栅极配线3g具有在规定的方向上延伸的部分和从该部分在与上述规定的方向不同的方向上延伸的延出部分，延出部分作为栅极电极3a发挥作用。或者，也可以为：当从基板1的法线方向看时，栅极配线3g具有以一定的宽度在规定的方向上延伸的多个直线部分，各直线部分的一部分与TFT的沟道区域重叠，作为栅极电极3a发挥作用。
<半导体装置1001的制造方法>
接着，参照图3和图4说明本实施方式中的半导体装置1001的制造方法的一例。
图3(a)～(d)分别是例示半导体装置1001中的源极栅极连接部30、氧化物半导体TFT10、源极配线层与栅极配线层交叉的交叉部以及电容元件20的俯视图。图4(a1)～(a6)分别是例示形成源极栅极连接部30的栅极源极形成区域的工序剖视图，示出沿图3(a)中所示的A-A’线的剖面。图4(b1)～(b6)分别是形成氧化物半导体TFT10的晶体管形成区域的工序剖视图，示出沿图3(b)中所示的B-B’线的剖面。图4(c1)～(c6)分别是源极配线层与栅极配线层交叉的交叉部形成区域的工序剖视图，示出沿图3(c)中所示的C-C’线的剖面。图4(d1)～(d6)分别是形成电容元件20的电容形成区域的工序剖视图，示出沿图3(d)中所示的D-D’线的剖面。
首先，如图4(a1)～(d1)所示，在基板1上形成栅极用电极膜之后，对其进行图案化。由此形成包括栅极连接部3sg、栅极电极3a、栅极配线3g和CS电容配线(下部电极)3c的栅极配线层。接着，以覆盖栅极配线层的方式形成栅极绝缘层5。
栅极用电极膜的材料没有特别的限定，能够适当使用含有铝(Al)、钨(W)、钼(Mo)、钽(Ta)、铬(Cr)、钛(Ti)、铜(Cu)等金属或者其合金的膜。另外，也可以使用将这些多个膜层叠而成的层叠膜。这里，作为栅极用电极膜，例如使用以Ti为下层、以Cu为上层的层叠膜(Ti/Cu)。
栅极绝缘层5例如具有以氮化硅(SiNx)层为下层、以氧化硅(SiO2)层为上层的层叠构造。
接着，如图4(a2)～(d2)所示，在源极栅极连接部形成区域中，形成使栅极连接部3sg从栅极绝缘层5露出的开口部。
接着，如图4(a3)～(d3)所示，在栅极绝缘层5之上例如利用溅射法形成氧化物半导体膜7’。这里，作为氧化物半导体膜7’，例如使用上述的In-Ga-Zn-O类半导体膜。氧化物半导体膜7’的厚度例如为30nm以上60nm以下。当氧化物半导体膜7’的厚度比60nm大时，存在难以通过后述的热处理使氧化物半导体膜的上表面至下表面充分导体化的情况。另外，氧化物半导体膜7’的厚度不足30nm时，存在沟道电阻增大、成为沟道的氧化物半导体层与源极漏极电极的接触电阻增大的可能性。
此后，如图4(a4)～(d4)所示，在氧化物半导体膜7’上例如利用溅射法形成源极用电极膜，进行源极用电极膜和氧化物半导体膜7’的图案化。例如，如后文所述，也可以在将源极用电极膜和氧化物半导体膜7’同时图案化之后，将氧化物半导体膜7’的一部分(成为沟道的部分)上的源极用电极膜除去(源极漏极分离)。或者，也可以在进行氧化物半导体膜7’的图案形成之后，形成源极用电极膜，进行源极用电极膜的图案化。由此，由源极用电极膜得到构成含有金属氧化物层的导电体层(这里是源极配线层)的金属层M。另外，氧化物半导体膜7’中成为含有金属氧化物的导电体层和氧化物半导体层(沟道)的部分以外的部分被除去。
作为源极用电极膜，没有特别的限定，也可以是与上述的栅极用电极膜含有同样的材料的单层膜或者层叠膜。但是，源极用电极膜中与氧化物半导体膜7’接触的层(在源极用电极膜为层叠膜的情况下为最下层)优选含有用于使氧化物半导体膜7’还原的金属元素(第二金属元素)。第二金属元素例如为Ti、Mo(molybdenum)等。因此，源极用电极膜也可以是含有第二金属元素的单层或者以第二金属元素为主成分的合金。这里，作为源极用电极膜例如使用以Ti膜为下层、以Cu膜为上层的层叠膜(Ti/Cu)。源极用电极膜的厚度例如为100nm以上。源极用电极膜的厚度优选为氧化物半导体膜7’的厚度的例如2倍以上。由此，通过源极用电极膜的材料与氧化物半导体膜7’的反应，能够更可靠地使氧化物半导体膜在其整个厚度上导体化。
接着，如图4(a5)～(d5)所示，以覆盖金属层M的方式形成保护膜(例如SiO2膜)15。
接着，通过在由保护膜15覆盖的状态下进行热处理，使金属层M和氧化物半导体膜7’发生反应。由此，如图3(a)～(d)和图4(a6)～(d6)所示，得到具有包括第一金属氧化物层m1、第二金属氧化物层m2和金属层M的层叠构造M/m2/m1的源极配线层。源极配线层包括源极连接部13sg(图4(a6))、源极电极13a和漏极电极13b(图4(b6))、源极配线13s(图4(c6))和上部电极13c(图4(d6))。源极配线层的下表面与栅极绝缘层5接触。
这里，对金属层M与氧化物半导体膜7’的反应进行更详细的说明。通过该反应，金属层M中含有的第二金属元素(例如Ti)与氧化物半导体膜7’中所含有的氧结合，在金属层M与氧化物半导体膜7’的界面形成第二金属氧化物层m2(例如氧化钛(TiO2层))。没有被氧化的部分作为金属层保留。这时，在第二金属元素的氧化的同时，氧化物半导体膜7’被还原。其结果是，氧化物半导体膜7’中位于金属层M的下方的部分中氧缺损增大。如此一来，氧化物半导体膜7’被导体化，成为第一金属氧化物层m1。此外，如上所述，由于氧化物半导体膜7’在其整个厚度方向上被导体化，所以在第一金属氧化物层m1的下方没有剩余半导体区域。即，第一金属氧化物层m1与栅极绝缘层5接触，在这些层之间不存在半导体区域。另一方面，氧化物半导体膜7’中不与金属层M接触的部分没有通过上述反应被还原，而是作为半导体区域保留。
在本实施方式中，在形成氧化物半导体TFT的区域中，氧化物半导体膜中形成TFT的沟道的部分作为半导体区域保留，成为氧化物半导体层7。氧化物半导体膜中与金属层M接触的部分被导体化，成为源极电极13a、源极配线13s和漏极电极13b中的第一金属氧化物层m1。另外，在形成电容源极的区域中，氧化物半导体膜被导体化成为第一金属氧化物层m1，构成电容元件的上部电极13c。因此，在栅极配线层内的下部电极3c与上部电极13c之间没有剩余半导体区域。
将由氧化物半导体膜7’形成的包括氧化物半导体层7和第一金属氧化物层m1的层作为氧化物层6。根据图3(a)～(d)可知，在该例子中，当从基板1的法线方向看时，氧化物层6的图案除了成为氧化物半导体TFT的沟道的部分以外，与金属层M具有相同的图案。由此，能够将第一金属氧化物层m1和第二金属氧化物层m2配置在源极配线层的大致整面(金属层M的下表面的大致整体)，因此能够更加有效地抑制源极配线层导致的可见光的反射。
第一金属氧化物层m1的厚度Tm1没有特别的限定，例如与氧化物半导体膜的厚度大致相等。另外，第二金属氧化物层m2的厚度Tm2例如与第一金属氧化物层m1的厚度Tm1大致相等。因此，形成第二金属氧化物层m2之后的金属层M的厚度TM1与形成在氧化物半导体膜上的金属层M的厚度TM1’相比，小了与第二金属氧化物层m2的厚度Tm2相应的量(TM1≈TM1’-Tm2)。各层的厚度之比Tm1:Tm2:TM1例如为1:1:1～2。
用于形成第一金属氧化物层m1和第二金属氧化物层m2的热处理的条件以能够将氧化物半导体膜在整个厚度方向上导体化的方式被适当地设定。例如热处理的温度可以设定为250℃以上400℃以下，热处理时间可以设定为1小时以上。优选热处理的温度被设定为300℃以上350℃以下。由此，能够将第一金属氧化物层m1的电阻率充分降低，能够得到良好的TFT特性。
此外，虽然上述内容中并未说明，但根据需要，可以为了将栅极配线层与源极配线层连接，在栅极绝缘层5形成接触孔，或者为了将源极配线层与形成于更上层的电极连接，在保护膜15形成接触孔。
本实施方式的半导体装置1001的制造方法并不限定于上述方法。在上述方法中，将源极用电极膜和氧化物半导体膜同时图案化之后，仅将源极用电极膜进一步图案化，使氧化物半导体膜的一部分露出。也可以通过使用多灰度等级掩模的光蚀刻工艺进行这些图案化工序。
图5(a)～图5(f)分别是用于说明利用多灰度等级掩模形成源极配线层的方法的工序剖视图。此外，这里以源极电极13a的形成方法为例进行说明，但也能够适用于源极配线层内的其它的电极、配线。或者也能够适用于源极配线层以外的导电体层。
首先，如图5(a)所示，在栅极电极3a上隔着栅极绝缘层5形成氧化物半导体膜7’。之后，在氧化物半导体膜7’上形成金属膜M’。这里，栅极电极3a例如为Ti/Cu膜，氧化物半导体膜7’例如为In-Ga-Zn-O类半导体膜。另外，金属膜M’例如为依次包含第一金属膜(例如Ti膜)M1’和第二金属膜(例如Cu膜)M2’的层叠膜。
接着，如图5(b)所示，在金属膜M’上形成光致抗蚀剂膜，对其使用多灰度等级掩模进行曝光、显影，由此形成掩模层41。
使用多灰度等级掩模对光致抗蚀剂膜进行曝光时，在一次的曝光工序中，形成3个以相互不同的曝光量(最小值、最大值和它们之间的中间值)被曝光的区域。当将其显影时，能够形成具有厚度不同的多个部分的掩模层41。曝光量为中间值的区域由半色调掩模规定。当使用负型的光致抗蚀剂形成光致抗蚀剂膜时，曝光量最大的区域的厚度也最大，在曝光量最小的区域形成开口部，在曝光量为中间的区域形成凹部(比曝光量最大的区域薄的部分)。当使用正型光致抗蚀剂时，曝光量最小的区域的膜厚最大，在曝光量最大的区域中形成开口部，在曝光量为中间的区域形成凹部。
通过该显影所得到的掩模层41，在除去氧化物半导体膜7’的区域上具有开口部42，在保留氧化物半导体膜7’和源极用电极膜这两者的区域上具有第一部分43，在仅保留氧化物半导体膜7’的区域(形成沟道的区域)上具有比第一部分薄的第二部分(也称为凹部)44。
接着，如图5(c)所示，将掩模层41作为蚀刻掩模，将第一金属膜M1’、第二金属膜M2’和氧化物半导体膜7’中位于开口部42的下方的部分除去。
接着，如图5(d)所示，通过进行掩模层41的灰化，使掩模层41的厚度减少。由此，第二部分44被除去，位于形成沟道的区域上的第二金属膜M2’露出。
之后，如图5(e)所示，将灰化处理后的掩模层41作为蚀刻掩模，将第一金属膜M1’和第二金属膜M2’中位于形成沟道的区域上的部分除去。由此，由第一金属膜M1’和第二金属膜M2’分别得到第一金属层M1和第二金属层M2。
接着，如图5(f)所示，在第二金属层M2之上形成保护膜(未图示)之后，例如在300℃的温度下进行2个小时的热处理。由此，包含在第一金属层M1中的金属(Ti)从氧化物半导体膜7’中夺取氧，第一金属层M1的位于氧化物半导体膜7’侧的部分被氧化，形成第二金属氧化物层m2(例如厚度为20nm左右的钛氧化物层)。另外，氧化物半导体膜7’中位于第一金属层M1的下方的部分被还原，氧比率降低(导体化)，成为第一金属氧化物层m1。氧化物半导体膜7’中未被导体化的部分以半导体区域的状态存留，成为氧化物半导体层7。
(第二实施方式)
以下，对本发明的半导体装置的第二实施方式进行说明。
图6是表示本实施方式的半导体装置1002的一例的剖视图。半导体装置1002中，不仅包含源极电极13a和源极配线的源极配线层，而且包含栅极电极3a和栅极配线的栅极配线层也具有由第一金属氧化物层m1和第二金属氧化物层m2与金属层M构成的层叠构造M/m2/m1，在这一方面与图2所示的半导体装置1001有所不同。其它的结构与半导体装置1001相同，所以省略说明。
基于半导体装置1002，能够抑制从基板1侧入射到半导体装置1002的光(可见光)被栅极电极3a和源极电极13a反射。因此，能够更有效地抑制可见光入射到氧化物半导体层7导致的TFT特性的降低。
此外，在栅极配线层内，也可以在栅极电极和栅极配线之外形成遮光层和抑制光的反射的反射抑制层。这样的遮光层和反射抑制层也与栅极电极3a具有同样的层叠构造，因此表现出高的遮光特性或者反射抑制特性。
(第三实施方式)
以下，对本发明的半导体装置的第三实施方式进行说明。本实施方式在氧化物半导体TFT10的氧化物半导体层7上具有蚀刻阻挡层(沟道保护层)9这一点，与上述的实施方式的半导体装置1001、1002不同。
图7是例示本实施方式的半导体装置1003的部分剖视图。图7中，对于与图1所示的半导体装置相同的构成要素标注相同的参照符号。
在半导体装置1003中，在氧化物半导体层7之上形成有蚀刻阻挡层9。源极电极13a配置在栅极绝缘层5和蚀刻阻挡层9上。源极电极13a中位于栅极绝缘层5上的部分具有包括第一金属氧化物层m1、第二金属氧化层m2和金属层M的层叠构造M/m2/m1。源极电极13a中位于蚀刻阻挡层9上的部分仅由金属层M构成。像这样，本实施方式的源极配线层中，与栅极绝缘层5接触的部分具有上述电极构造M/m2/m1，但是其它部分(与蚀刻阻挡层9接触的部分)不具有金属氧化物层m1、m2，仅由金属层M构成。在图示的例子中，金属层M为单层，但是也可以具有层叠构造。其它的结构与参照图1已述的构成相同，所以省略说明。
在本实施方式中，在源极配线层的金属层M的基板1侧配置有金属氧化物层m1、m2，因此与上述的实施方式同样，能够得到抑制由金属层M进行的反射。另外，通过在源极配线层内形成电容元件的上部电极，能够抑制氧化物半导体的电阻的变化导致的电容的变化。进一步，成为沟道的部分由蚀刻阻挡层9保护，所以能够进一步提高氧化物半导体TFT的可靠性。
接着，以具备氧化物半导体TFT的TFT基板为例，说明本实施方式的半导体装置1003的制造方法。
图8(a)～(d)分别是表示半导体装置1003中的源极栅极连接部30、氧化物半导体TFT10、源极配线层与栅极配线层交叉的交叉部以及电容元件20的俯视图。图9(a1)～(a7)分别是形成源极栅极连接部30的栅极源极形成区域的工序剖视图，示出沿着图8(a)中所示的A-A’线的剖面。图9(b1)～(b7)分别是形成氧化物半导体TFT10的晶体管形成区域的工序剖视图，示出沿着图8(b)所示的B-B’线的剖面。图9(c1)～(c7)分别是源极配线层与栅极配线层交叉的交叉部形成区域的工序剖视图，示出沿着图8(c)所示的C-C’线的剖面。图9(d1)～(d7)分别是形成电容元件20的电容形成区域的工序剖视图，示出沿着图8(d)所示的D-D’线的剖面。
首先，如图9(a1)～(d1)所示，在基板1上形成栅极用电极膜之后，对其进行图案化。由此，形成包括栅极连接部3sg、栅极电极3a、栅极配线3g和CS电容配线3c的栅极配线层。接着，以覆盖栅极配线层的方式形成栅极绝缘层5。各层的材料和厚度以及形成方法可以与参照图3(a1)～(d1)已述的材料、厚度和形成方法相同。
接着，如图9(a2)～(d2)所示，在栅极绝缘层5之上例如利用溅射法形成氧化物半导体膜(例如In-Ga-Zn-O类半导体膜)7’，进行图案化。在该例子中，通过图案化将氧化物半导体膜7’中位于源极栅极连接部形成区域的部分、位于交叉部形成区域上的部分除去。此外，在交叉部中，至少将氧化物半导体膜7’中位于源极配线和栅极配线之间的部分除去即可。另外，在电容元件形成区域中，例如由氧化物半导体膜7’形成位于电容电极间的岛状的图案。
此后，如图9(a3)～(d3)所示，在基板1上形成蚀刻阻挡层形成用的绝缘膜，对该绝缘膜进行图案化，由此得到蚀刻阻挡层9。蚀刻阻挡层9形成在氧化物半导体膜7’中至少成为沟道的部分上即可。蚀刻阻挡层9可以是绝缘层，也可以是例如SiO2层等的氧化物层(厚度例如为100nm以上400nm以下)。
在该例子中，通过图案化，在蚀刻阻挡层形成用的绝缘膜中位于源极栅极连接部区域的部分设置开口部18sg。此外，在蚀刻阻挡层形成用的绝缘膜中位于氧化物半导体膜7’的成为沟道的部分的两侧的部分设置开口部18a、18b。进一步，将蚀刻阻挡层形成用的绝缘膜中位于形成源极配线的区域的部分除去。但是，也可以不除去交叉部中的位于源极配线与栅极配线之间的部分而将其保留。在电容元件形成区域中，将位于形成电容元件的上部电极的区域的部分除去，设置开口部18c。
之后，如图9(a4)所示，在源极栅极连接部区域中，在通过蚀刻阻挡层9的开口部18sg露出的栅极绝缘层5设置开口部，使栅极连接部3sg露出。由此，在蚀刻阻挡层9和栅极绝缘层5形成接触孔CH1。
接着，如图9(a5)～(d5)所示，在氧化物半导体膜7’上例如使用溅射法形成源极用电极膜，进行源极用电极膜的图案化。由此，得到构成含有金属氧化物层的电极配线(源极配线层)的金属层M。金属层M的材料和厚度以及形成方法可以与参照图(a4)～(d4)已述的材料和厚度以及形成方法相同。
在该例子中，在源极栅极连接部区域，由源极用电极膜设置在接触孔CH1内与栅极连接部3sg接触的源极连接部13sg。源极连接部13sg由金属层M构成。在晶体管形成区域中，由源极用电极膜形成成为源极电极和漏极电极的金属层M(源极漏极分离)。这些金属层M相互电分离，并且在与蚀刻阻挡层9对应的开口部18a、18b内与氧化物半导体膜7’接触。在交叉部形成区域中，金属层M的一部分配置在蚀刻阻挡层9上。在电容元件形成区域形成构成电容元件的上部电极的金属层M。该金属层M以在蚀刻阻挡层9的开口部18c内与氧化物半导体膜7’接触的方式配置。
此外，源极用电极膜的图案化在氧化物半导体膜7’中成为沟道的部分被蚀刻阻挡层9覆盖的状态下进行。因此，能够抑制在图案化时成为沟道的部分受到损伤。
接着，如图9(a6)～(d6)所示，以覆盖金属层M的方式形成保护膜(例如SiO2膜)15。
接着，在由保护膜15覆盖的状态下进行热处理。由此在金属层M中与氧化物半导体膜7’接触的部分，金属层M与氧化物半导体膜7’发生反应，能够得到具有包括第一金属氧化物层m1、第二金属氧化物层m2和金属层M的层叠构造M/m2/m1的导电体层。该第一金属氧化物层m1的下表面与栅极绝缘层5接触。另一方面，金属层M中不与氧化物半导体膜7’接触的部分(位于蚀刻阻挡层9上的部分)中，在金属层M的下方不形成金属氧化物层。如此一来，如图9(a7)～(d7)所示，得到包括含有金属氧化物层的部分13A和不包含金属氧化物层的部分13B的源极配线层。源极配线层包括源极连接部13sg(图9(a7))、源极电极13a和漏极电极13b(图9(b7))、源极配线13s(图9(c7))和上部电极13c(图9(d7))。在该例子中，在电容元件中的电极3c、13c之间，作为绝缘膜仅配置栅极绝缘层5。在交叉部中，源极配线13s仅由金属层M构成，在栅极配线3g与源极配线13s(金属层M)之间，配置有栅极绝缘层5和蚀刻阻挡层9。
将由氧化物半导体膜7’形成且包含作为半导体区域的氧化物半导体层7和作为导电体区域的第一金属氧化物层m1的层作为氧化物层6。在该例子中，因为将氧化物半导体膜7’与源极形成用电极膜分别地图案化，所以根据图8(a)～(d)可知，从基板1的法线方向看时的氧化物层6的图案与金属层M的图案不同。
(实施例和比较例)
对上述实施方式中的基于第一金属氧化物层m1和第二金属氧化物层m2产生的反射抑制效果进行了调查，对其方法和结果进行说明。
首先，在基板上形成氧化物半导体膜，接着，在其上表面设置金属层。在该状态(进行热处理前的状态)下，使光从基板侧入射，测定反射率。这里，作为反射率，测定令入射光的强度为100时的反射光的强度(％)。
接着，进行热处理，使氧化物半导体膜和金属层发生反应，得到具有层叠构造M/m1/m2的含有金属氧化物层的导电体层。对于该导电体层，与上述同样地，使光从基板侧入射而测定反射率。
图10是表示反射率的测定结果的图。虚线表示热处理前的反射率，实线表示热处理后的反射率。根据图10所示的结果可知，通过热处理在金属层的下方形成金属氧化物层m1、m2，能够抑制由金属层进行的可见光的反射，得到反射率低的导电体层。
上述的半导体装置1001～1003能够作为例如液晶显示装置、有机EL显示装置、MEMS显示装置等的有源矩阵基板使用。另外，在显示装置的观察者侧的基板上，也可以设置具有本实施方式的电极构造的电极或配线。由此，能够抑制从观察者侧入射到显示装置的光的由电极或配线导致的反射，能够提高显示的对比度。
并且，当将上述的实施方式应用到具有电容元件的半导体装置时，能够抑制由氧化物半导体层导致的电容的变化，因此是有益的。
产业上的可利用性
本发明的实施方式能够广泛地应用于有源矩阵基板等电路基板、液晶显示装置、有机电致发光(EL)显示装置和无机电致发光显示装置等显示装置、图像传感装置等摄像装置、图像输入装置或指纹读取装置等电子装置等的具有薄膜晶体管的装置中。
附图标记说明
1  基板
3a  栅极电极
3c  CS电容配线(电容元件的下部电极)
3sg  栅极连接部
3g  栅极配线
5  栅极绝缘层
6  氧化物层
7  氧化物半导体层(活性层)
9  蚀刻阻挡层
10  氧化物半导体TFT
13a  源极电极
13b  漏极电极
13sg  源极连接部
13c  电容元件的上部电极
13s  源极配线
15  保护膜
20  电容元件
30  源极栅极连接部
1001、1002、1003  半导体装置

Claims (23)

1.一种半导体装置，其包括：基板；和由所述基板支承的氧化物半导体层和导电体层，所述半导体装置的特征在于：
所述氧化物半导体层包含第一金属元素，
所述导电体层具有层叠构造，所述层叠构造包括：
包含所述第一金属元素的第一金属氧化物层；
配置在所述第一金属氧化物层上且包含第二金属元素的氧化物的第二金属氧化物层；和
配置在所述第二金属氧化物层上且包含所述第二金属元素的金属层，
所述第一金属氧化物层和所述氧化物半导体层由同一氧化物膜形成，
在从所述基板的法线方向看时，所述第一金属氧化物层与所述氧化物半导体层不重叠。
2.如权利要求1所述的半导体装置，其特征在于：
所述同一氧化物膜为包含所述第一金属元素的氧化物半导体膜，
所述第一金属氧化物层为所述氧化物半导体膜与所述金属层发生反应而被导体化的层，
所述第二金属氧化物层为所述金属层的一部分与所述氧化物半导体膜发生反应而形成的层。
3.如权利要求2所述的半导体装置，其特征在于：
所述第一金属氧化物层中包含的氧相对于金属元素整体的原子比率，为根据所述氧化物半导体膜的化学计量组成算出的氧相对于金属元素整体的原子比率的95％以下。
4.如权利要求1至3中任一项所述的半导体装置，其特征在于：
所述第一金属氧化物层的电阻率为0.01Ω·cm以下。
5.如权利要求1至4中任一项所述的半导体装置，其特征在于：
还包括薄膜晶体管，
所述导电体层包括：所述薄膜晶体管的源极电极；和与所述源极电极连接的源极配线。
6.如权利要求5所述的半导体装置，其特征在于：
所述氧化物半导体层作为所述薄膜晶体管的活性层发挥作用。
7.如权利要求1至6中任一项所述的半导体装置，其特征在于：
还包括电容元件，
所述电容元件具有：下部电极；和以隔着绝缘膜与所述下部电极重叠的方式配置的上部电极，
所述导电体层包含所述上部电极。
8.如权利要求1至4中任一项所述的半导体装置，其特征在于：
还包括薄膜晶体管，
所述导电体层包括：所述薄膜晶体管的栅极电极；和与所述栅极电极连接的栅极配线。
9.如权利要求1至4中任一项所述的半导体装置，其特征在于：
还包括薄膜晶体管，
所述薄膜晶体管具有形成在所述氧化物半导体层的上表面的蚀刻阻挡层，
所述薄膜晶体管的源极电极的一部分位于所述蚀刻阻挡层上，
所述源极电极中不位于所述蚀刻阻挡层上的部分具有所述层叠构造，位于所述蚀刻阻挡层上的部分仅由所述金属层构成。
10.如权利要求1至9中任一项所述的半导体装置，其特征在于：
所述第一金属氧化物层的厚度与所述氧化物半导体层的厚度大致相等。
11.如权利要求1至9中任一项所述的半导体装置，其特征在于：
所述导电体层包括用于对所述氧化物半导体层进行遮光的遮光层。
12.如权利要求1至11中任一项所述的半导体装置，其特征在于：
所述第二金属氧化物层和所述金属层的合计厚度为所述第一金属氧化物层的厚度的2倍以上。
13.如权利要求1至12中任一项所述的半导体装置，其特征在于：
所述第一金属元素为铟，所述第二金属元素为钛。
14.如权利要求1至13中任一项所述的半导体装置，其特征在于：
所述氧化物半导体层和所述第一金属氧化物层包含In-Ga-Zn-O类的氧化物。
15.如权利要求2所述的半导体装置，其特征在于：
所述第一金属氧化物层和第二金属氧化物层是通过对所述氧化物半导体膜和形成于所述氧化物半导体膜上的所述金属层以250℃以上400℃以下的温度进行热处理而形成的层。
16.一种半导体装置的制造方法，其特征在于，包括：
工序(a)，在基板上形成包含第一金属元素的氧化物半导体膜；
工序(b)，在所述氧化物半导体膜的表面的一部分上形成包含第二金属元素的金属层；和
工序(c)，通过进行热处理使所述金属层与所述氧化物半导体膜发生反应，使所述氧化物半导体膜中与所述金属层接触的部分在整个厚度方向上导体化而形成包含所述第一金属元素的第一金属氧化物层，在所述第一金属氧化物层与所述金属层之间形成包含所述第二金属元素的氧化物的第二金属氧化物层，由此得到具有包括所述第一金属氧化物层、所述第二金属氧化物层和所述金属层的层叠构造的导电体层，并且所述氧化物半导体膜中不与所述金属层接触的部分作为半导体区域保留，成为氧化物半导体层。
17.如权利要求16所述的半导体装置的制造方法，其特征在于：
所述半导体装置包括薄膜晶体管，
在所述工序(a)之前，还包括准备具有所述薄膜晶体管的栅极电极和以覆盖所述栅极电极的方式形成的栅极绝缘层的基板的工序(d)，
在所述工序(a)中，所述氧化物半导体膜形成在所述栅极绝缘层上，
所述导电体层包括所述薄膜晶体管的源极电极和源极配线，所述氧化物半导体层包括所述薄膜晶体管的活性层。
18.如权利要求17所述的半导体装置的制造方法，其特征在于：
所述半导体装置包括电容元件，
所述工序(d)包括：通过在所述基板上形成导电膜并对所述导电膜进行图案化，形成所述栅极电极和所述电容元件的下部电极的工序(d1)；和以覆盖所述栅极电极和所述下部电极的方式形成所述栅极绝缘层的工序(d2)，
所述导电体层包括所述电容元件的上部电极，所述上部电极以隔着所述栅极绝缘层与所述下部电极重叠的方式配置。
19.如权利要求17或18所述的半导体装置的制造方法，其特征在于：
在所述工序(a)与所述工序(b)之间，还包括形成覆盖所述氧化物半导体膜中成为活性层的部分的蚀刻阻挡层的工序。
20.如权利要求16至19中任一项所述的半导体装置的制造方法，其特征在于：
在所述工序(b)中形成的所述金属层的厚度为所述氧化物半导体膜的厚度的2倍以上。
21.如权利要求16至20中任一项所述的半导体装置的制造方法，其特征在于：
所述工序(b)包括：
在所述氧化物半导体膜上形成金属膜的工序；
在所述金属膜上，利用多灰度等级掩模形成具有第一部分和比所述第一部分薄的第二部分的抗蚀剂层的工序；
将所述抗蚀剂层作为掩模进行所述金属膜的图案化的工序；
通过减小所述抗蚀剂层的厚度而除去所述第二部分的工序；和
将减小了厚度后的所述抗蚀剂层作为掩模进行所述金属膜的图案化，使所述氧化物半导体膜的所述表面的一部分露出的工序。
22.如权利要求16至21中任一项所述的半导体装置的制造方法，其特征在于：
在所述工序(c)中，所述热处理的温度为250℃以上400℃以下。
23.如权利要求16至22中任一项所述的半导体装置的制造方法，其特征在于：
所述氧化物半导体膜包含In-Ga-Zn-O类的氧化物。
CN201480012341.9A 2013-03-07 2014-02-25 半导体装置及其制造方法 Active CN105027296B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2013-045059 2013-03-07
JP2013045059 2013-03-07
PCT/JP2014/054476 WO2014136612A1 (ja) 2013-03-07 2014-02-25 半導体装置およびその製造方法

Publications (2)

Publication Number Publication Date
CN105027296A true CN105027296A (zh) 2015-11-04
CN105027296B CN105027296B (zh) 2018-11-06

Family

ID=51491133

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201480012341.9A Active CN105027296B (zh) 2013-03-07 2014-02-25 半导体装置及其制造方法

Country Status (3)

Country Link
US (1) US9812581B2 (zh)
CN (1) CN105027296B (zh)
WO (1) WO2014136612A1 (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111430328A (zh) * 2019-04-25 2020-07-17 合肥晶合集成电路有限公司 电容性半导体元件
CN112331722A (zh) * 2020-11-05 2021-02-05 北海惠科光电技术有限公司 薄膜晶体管及其阈值电压的调整方法、显示装置及介质

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI686899B (zh) * 2014-05-02 2020-03-01 日商半導體能源研究所股份有限公司 半導體裝置、觸控感測器、顯示裝置
JP6440384B2 (ja) * 2014-06-03 2018-12-19 キヤノン株式会社 半導体装置の製造方法
US10103269B2 (en) * 2015-05-08 2018-10-16 Lg Chem, Ltd. Thin-film transistor substrate having a light reflection reduction layer and display device comprising same
CN107564922B (zh) * 2017-09-19 2020-03-13 京东方科技集团股份有限公司 阵列基板及其制造方法、显示装置
US10923553B2 (en) * 2017-09-26 2021-02-16 Sharp Kabushiki Kaisha Display device
CN110223989A (zh) * 2019-05-28 2019-09-10 深圳市华星光电半导体显示技术有限公司 薄膜晶体管基板及其制作方法
CN111627927A (zh) * 2020-05-19 2020-09-04 武汉华星光电半导体显示技术有限公司 一种阵列基板及其制作方法
CN112259557B (zh) * 2020-10-15 2022-12-06 Tcl华星光电技术有限公司 显示面板及其制备方法
CN114420762A (zh) * 2020-10-28 2022-04-29 京东方科技集团股份有限公司 一种氧化物薄膜晶体管及其制作方法和显示装置
WO2024029429A1 (ja) * 2022-08-01 2024-02-08 株式会社ジャパンディスプレイ 積層構造体及び薄膜トランジスタ

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1804709A (zh) * 2000-05-12 2006-07-19 株式会社日立制作所 液晶显示装置及其制造方法
US20110140205A1 (en) * 2009-12-11 2011-06-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
WO2012077682A1 (ja) * 2010-12-08 2012-06-14 シャープ株式会社 半導体装置および表示装置
WO2012117936A1 (ja) * 2011-03-01 2012-09-07 シャープ株式会社 薄膜トランジスタおよびその製造方法、並びに表示装置
JP2012248865A (ja) * 2009-12-21 2012-12-13 Sharp Corp アクティブマトリクス基板及びそれを備えた表示パネル

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI413260B (zh) 2008-07-31 2013-10-21 Semiconductor Energy Lab 半導體裝置及其製造方法
JP2010156960A (ja) 2008-12-03 2010-07-15 Semiconductor Energy Lab Co Ltd 液晶表示装置
US8558382B2 (en) * 2009-07-27 2013-10-15 Kobe Steel, Ltd. Interconnection structure and display device including interconnection structure
KR20120071393A (ko) * 2009-09-24 2012-07-02 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법
KR101280649B1 (ko) * 2010-03-11 2013-07-01 샤프 가부시키가이샤 반도체 장치 및 그 제조 방법
US8685787B2 (en) * 2010-08-25 2014-04-01 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
KR102130257B1 (ko) * 2010-11-05 2020-07-03 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR20240025046A (ko) 2010-12-03 2024-02-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 산화물 반도체막 및 반도체 장치
KR101630022B1 (ko) 2010-12-27 2016-06-13 샤프 가부시키가이샤 반도체 장치 및 그 제조 방법
US9012993B2 (en) * 2011-07-22 2015-04-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1804709A (zh) * 2000-05-12 2006-07-19 株式会社日立制作所 液晶显示装置及其制造方法
US20110140205A1 (en) * 2009-12-11 2011-06-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP2012248865A (ja) * 2009-12-21 2012-12-13 Sharp Corp アクティブマトリクス基板及びそれを備えた表示パネル
WO2012077682A1 (ja) * 2010-12-08 2012-06-14 シャープ株式会社 半導体装置および表示装置
WO2012117936A1 (ja) * 2011-03-01 2012-09-07 シャープ株式会社 薄膜トランジスタおよびその製造方法、並びに表示装置

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111430328A (zh) * 2019-04-25 2020-07-17 合肥晶合集成电路有限公司 电容性半导体元件
CN111430328B (zh) * 2019-04-25 2021-07-27 合肥晶合集成电路股份有限公司 电容性半导体元件
CN112331722A (zh) * 2020-11-05 2021-02-05 北海惠科光电技术有限公司 薄膜晶体管及其阈值电压的调整方法、显示装置及介质
CN112331722B (zh) * 2020-11-05 2024-05-28 北海惠科光电技术有限公司 薄膜晶体管及其阈值电压的调整方法、显示装置及介质

Also Published As

Publication number Publication date
CN105027296B (zh) 2018-11-06
WO2014136612A1 (ja) 2014-09-12
US9812581B2 (en) 2017-11-07
US20160013325A1 (en) 2016-01-14

Similar Documents

Publication Publication Date Title
CN105027296A (zh) 半导体装置及其制造方法
US10276593B2 (en) Active matrix substrate and method for manufacturing same, display device using active matrix substrate
US9613990B2 (en) Semiconductor device and method for manufacturing same
CN108140675A (zh) 半导体装置及其制造方法
JP6618628B2 (ja) 半導体装置およびその製造方法
US10134910B2 (en) Semiconductor device and production method therefor
KR20120138074A (ko) 박막 트랜지스터, 및 박막 트랜지스터 표시판과 이들을 제조하는 방법
US20190109159A1 (en) Semiconductor device and method for manufacturing same
US10340392B2 (en) Semiconductor device including mark portion and production method for same
CN104508808A (zh) 半导体装置及其制造方法
US20220077318A1 (en) Semiconductor device and method for manufacturing same
US10283645B2 (en) Semiconductor device and method for manufacturing same
CN104285286A (zh) 半导体装置及其制造方法
KR20130117558A (ko) 박막 트랜지스터, 박막 트랜지스터 표시판 및 박막 트랜지스터 표시판 제조 방법
CN104620389A (zh) 半导体装置及其制造方法
US10243083B2 (en) Semiconductor device and method for manufacturing semiconductor device
US20200058678A1 (en) Active matrix substrate and method for producing same
WO2013105473A1 (ja) 半導体装置、表示装置および半導体装置の製造方法
WO2017010342A1 (ja) 酸化物半導体膜のエッチング方法および半導体装置の製造方法
US9716183B2 (en) Semiconductor device and method of manufacturing same
US20190296050A1 (en) Active matrix substrate and method for manufacturing same
WO2012169397A1 (ja) 薄膜トランジスタ、その製造方法、および表示素子
CN104247031A (zh) 半导体装置及其制造方法
US20150048360A1 (en) Semiconductor device and semiconductor device manufacturing method
JP4709816B2 (ja) 薄膜トランジスタ基板の製造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant