CN105022333A - 具有多个cpu模块的plc***及其控制方法 - Google Patents

具有多个cpu模块的plc***及其控制方法 Download PDF

Info

Publication number
CN105022333A
CN105022333A CN201510277850.0A CN201510277850A CN105022333A CN 105022333 A CN105022333 A CN 105022333A CN 201510277850 A CN201510277850 A CN 201510277850A CN 105022333 A CN105022333 A CN 105022333A
Authority
CN
China
Prior art keywords
cpu module
time slot
base plate
module
access
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201510277850.0A
Other languages
English (en)
Other versions
CN105022333B (zh
Inventor
李寿康
权大贤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
LS Electric Co Ltd
Original Assignee
LS Industrial Systems Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by LS Industrial Systems Co Ltd filed Critical LS Industrial Systems Co Ltd
Publication of CN105022333A publication Critical patent/CN105022333A/zh
Application granted granted Critical
Publication of CN105022333B publication Critical patent/CN105022333B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
    • G06F13/368—Handling requests for interconnection or transfer for access to common bus or bus system with decentralised access control
    • G06F13/372—Handling requests for interconnection or transfer for access to common bus or bus system with decentralised access control using a time-dependent priority, e.g. individually loaded time counters or time slot
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
    • G05B19/00—Programme-control systems
    • G05B19/02—Programme-control systems electric
    • G05B19/04—Programme control other than numerical control, i.e. in sequence controllers or logic controllers
    • G05B19/05—Programmable logic controllers, e.g. simulating logic interconnections of signals according to ladder diagrams or function charts
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
    • G05B19/00—Programme-control systems
    • G05B19/02—Programme-control systems electric
    • G05B19/04—Programme control other than numerical control, i.e. in sequence controllers or logic controllers
    • G05B19/05—Programmable logic controllers, e.g. simulating logic interconnections of signals according to ladder diagrams or function charts
    • G05B19/052—Linking several PLC's
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
    • G06F1/12—Synchronisation of different clock signals provided by a plurality of clock generators
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
    • G05B2219/00—Program-control systems
    • G05B2219/10—Plc systems
    • G05B2219/12—Plc mp multi processor system
    • G05B2219/1212—Exchange control data between plc's only when other plc's are inactive

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • Automation & Control Theory (AREA)
  • Programmable Controllers (AREA)

Abstract

本发明公开了具有多个CPU模块的PLC***及其控制方法，其中该方法包括：当计数是对应于由主CPU模块分配的时隙的计数时，查明时钟信号，通过访问底板来产生时钟信号，并且在访问底板结束时的时间点结束时钟信号的产生。

Description

具有多个CPU模块的PLC***及其控制方法
技术领域
本公开涉及具有多个CPU模块的PLC***及其控制方法。
背景技术
通常，通过被称为底板(backplane)的并联电路实现用于FA(工厂自动化(Factory Automation))中的PLC(可编程逻辑控制器(Programmable Logic Controller))内每个模块的通信。也就是说，底板被用于从一个模块向另一个模块通信，其中请求通信的模块必须获得底板的控制权限。当多个模块尝试在没有控制权限的情况下访问底板时，会产生信号冲突而禁止正常的访问。
通常，在请求通信的主模块与响应主模块请求的从模块之间的通信中，对共有资源的控制权限根据预定规则来发布权标(token)，并且尽管当预定的主模块拥有权标(即，具有控制权限)时访问方法是相同的，但在实时控制方面难以实现令人满意的性能，因为根据用于确定权标的所有权的预定的规则，需要用于交换权标的时间和用于处理权标的时间。
图1是示出了根据常规的多主模块***的用于获得基于权标的控制权限的示例性方法的示意图。
参照图1，在循环方法中，多个主模块100-400可以拥有称为权标的控制权限。拥有权标的主模块具有访问底板的权力，并且能够通过底板来访问从模块。也就是说，当存在主模块控制从模块的需求时，主模块检查其是否具有权标，并且如果其具有权标则通过底板访问从模块，而当主模块未能具有权标时，则主模块不能访问从模块，而不得不等待。一旦主模块具有权标，则主模块能够访问从模块，并且可以根据预定的算法将权标传送至其它主模块。
尽管图1已经示出了循环方法，但由执行者能够根据预定的规则以其它各种方法来接收和传送权标。然而，由于其需要权标控制算法和权标接收/发送处理时间，因此该方法受限于实时性能。
图2是示出了用于根据常规多主模块***中的时隙来获得控制权限的示例性方法的示意图，其中***有n个主模块可用。
参照图2，连续的时间被使用主模块的数量或大于主模块的数量的时隙来划分，其中主模块仅能够在分配给其的时间内访问底板。
当存在控制从模块的需求时，主模块按以下方式运行，使得主模块首先检查时隙是否是分配给其自身的时隙，且开始访问底板，并且主模块在不是分配给其自身的时隙期间等待，或者在预定的时间段之后再次尝试。
这种方法的有益效果在于，因为不存在权标的直接交换，因此能够将处理时间缩短，但是因为可以通过每个主模块的时间测量误差来同时尝试访问，因此存在冲突的可能性。也就是说，多个主模块***被各自的时钟驱动，并且当在时钟上存在产生的时间误差时，由于在相同的时间上的时钟误差而导致存在冲突的可能性。
发明内容
[技术问题]
本发明的提出是用来解决现有技术前述的缺陷/问题，并且因此本发明的一些实施例的目的是提供具有多个CPU的PLC***以及该PLC***的控制方法，该***被配置为获取用于实时访问从模块的底板控制权限。
[技术方案]
在本公开的一个总的方案中，提供一种PLC***，其包括：
第一CPU模块，其被配置为确定被分配以用于指示能访问底板的计数的时隙，并且在分配的时隙访问所述底板；和
多个第二CPU模块，其在由所述第一CPU模块分配的时隙分别访问所述底板，其中
当访问所述底板时，所述第一CPU模块和所述多个第二CPU模块产生时钟信号，并且所述第一CPU模块和所述多个第二CPU模块当中的每一个均包括检测器，所述检测器被配置为检测由访问所述底板的所述第一CPU模块和所述多个第二CPU模块产生的时钟信号。
优选地，但不是必须地，当时钟信号被检测器检测到时，试图访问所述底板的所述第一CPU模块和所述多个第二CPU模块不访问所述底板。
优选地，但不是必须地，当访问所述底板的所述第一CPU模块和所述多个第二CPU模块停止产生时钟信号时，所述第一CPU模块将时隙的计数与起始计数进行同步。
优选地，但不是必须地，所述第一CPU模块考虑所述第一CPU模块和所述多个第二CPU模块的数量和属性来确定时隙。
优选地，但不是必须地，所述第一CPU模块将时隙最大计数、时隙当前计数、时隙起始计数和时隙结束计数发送至所述多个第二CPU模块。
在本公开的另一个总的方案中，提供一种具有多个CPU模块的PLC***的控制方法，该方法包括：
确定被分配以用于指示能访问底板的计数的时隙；
当计数是对应于分配的时隙的计数时，查明时钟信号；
访问所述底板；和
在访问所述底板结束时的时间点同步计数。
优选地，但不是必须地，该方法可以进一步包括：当在对应于分配的时隙的计数检测到时钟信号时，不访问所述底板。
优选地，但不是必须地，该方法可以进一步包括：等待在下一个计数的时隙访问所述底板。
优选地，但不是必须地，该方法可以进一步包括在访问所述底板的时间点产生时钟信号。
优选地，但不是必须地，该方法可以进一步包括在访问所述底板结束时的时间点结束时钟信号的产生。
优选地，但不是必须地，可以考虑连接至所述底板的所述多个CPU模块的数量和属性来确定时隙。
在本公开的又一个总的方案中，提供一种具有多个CPU的PLC***的控制方法，该方法包括：
当计数是对应于由多个CPU模块的主CPU模块分配的时隙的计数时，查明时钟信号；
访问所述底板，并且由所述多个CPU模块来产生时钟信号；以及
在访问底板结束时的时间点，通过多个CPU模块结束时钟信号的产生。
优选地，但不是必须地，该方法可以进一步包括：当在对应于分配的时隙的计数检测到时钟信号时，不访问所述底板。
优选地，但不是必须地，该方法可以进一步包括：等待在下一个计数的时隙访问所述底板。
优选地，但不是必须地，该方法可以进一步包括：通过主CPU模块在时钟信号产生结束的时间点同步计数。
[有益效果]
本公开的示例性实施例的有益效果在于，即使对应于CPU模块自身的时隙，也能够通过查明(检查或确认)其它CPU模块是否连接来避免冲突，并且主CPU模块通过特定CPU模块，在结束访问从模块的时间点同步计数，由此缩短用于访问的等待时间。
附图说明
图1是示出了根据常规的多主模块***的用于获得基于权标的控制权限的示例性方法的示意图。
图2是示出了用于根据常规多主模块***内的时隙来获得控制权限的示例性方法的示意图。
图3是示出了根据本公开的PLC***的示意图。
图4是示出了图3中的连接的示意框图。
图5是示出了根据本公开的示例性实施例的由图3的CPU0产生的发送至CPU1、CPU2和CPU3的参数的示意框图。
图6是示出了根据本公开的示例性实施例的由CPU0产生的时隙的示意图。
图7是示出了根据本公开的用于控制PLC***的方法的流程图。
具体实施方式
在后文中，将参照示出了一些示例性的实施例的附图更加完整地描述各种示例性实施例。然而，本发明的概念可以以很多不同的形式实施，并且不应当理解为限制于本文所述的实例实施例。相反地，描述的方案意在囊括所有这类落入本公开的范围和新颖构思内的替换、修改和变化。
在后文中，将给出根据常规多主模块***的控制权限的获得的说明，并且然后将参照附图给出本公开的示例性实施例的说明。
图3是示出了根据本公开的PLC***的示意图，并且图4是示出了图3中连接关系的示意框图。
参照图3，根据本公开的示例性实施例的PLC***可以包括多个插槽A，其中多个CPU(中央处理单元)模块10，20，30，40可以被分配至预定的插槽，并且由多个CPU模块10，20，30，40控制的多个从模块可以被分配至靠近多个CPU模块10，20，30，40中的每一个的插槽。
此时，从模块可以包括各种模块，各种模块包含，例如，通信模块、输入/输出模块和计数器模块，并且显而易见的是，本公开并不限于这些类型的从模块。
也就是说，相关的CPU0模块10的从模块11，12可以被分配至靠近CPU0模块10的插槽，并且各自的从模块还可以被分配至其它CPU模块20，30，40。尽管本公开的示例性实施例已经示出了对应于一个CPU模块的两个从模块作为例证的情况，但本公开并不限于此，并且对于本领域技术人员显而易见的是，可以根据需求来确定从模块的类型和数量。
在后文中，为方便起见，“CPU0模块10”将如图中所示被标明为“CPU0”，CPU0 10的从模块将被标明为S0_1 11和S0_2 12。同样地，CPU1 20的从模块将被标明为S1_1 21和S1_2 22，CPU2 30的从模块将被标明为S2_1 31和S2_2 32，并且CPU3 40的从模块将被标明为S3_1 41和S3_2 42。此外，CPU0 10将被标明为被配置为控制整个PLC***的主CPU模块，并且其它CPU1 20，CPU2 30和CPU3 40将被标明为总线主CPU模块。然而，显而易见的是，本公开并不限于上述的标示。
如前所述，分配至一个PLC***的多个插槽A内的模块被连接至底板，其配置在依次模拟地示出了图3的示例的图4中示出。
也就是说，能够知道CPU0 10，S0_1 11，S0_2 12，CPU1 20，S1_121，S1_2 22，CPU2 30，S2_1 31，S2_2 32，CPU3 40，S3_1 41和S3_242中的每一个均通过底板B连接。
在上面的PLC***中，主CPU模块CPU0 10响应预定的时间而分配时隙，从而控制多个CPU模块，其中即使对应其时隙，每个CPU模块也不会通过底板B无条件地访问从模块，通过使用查明其它CPU模块在时隙期间是否进行访问的方法来避免冲突，CPU模块通过底板B来访问从模块，并且通过主CPU模块来同步基于每个CPU模块访问结束的时间的时隙的计数来避免基本的冲突，详细的描述将在后文中提供。
在本公开的描述中，应当注意到，“通过底板B访问从模块”的含义与“通过底板A访问从模块”的含义是一致的。
当电力施加至图3和图4中示出的PLC***时，CPU0 10可以查明(检测或确认)存在于PLC***内的CPU模块的数量，确定时隙，并将确定结果发送至CPU1 20，CPU2 30和CPU3 40。此时，考虑CPU模块的数量和相关CPU模块的属性来确定时隙，由此，分配至每个CPU模块的时隙的长度可以是相同的或不同的。
图5是示出了根据本公开的示例性实施例的由图3的CPU0产生的发送至CPU1、CPU2和CPU3的参数的示意框图。
参照图5，本公开的参数包括时隙最大计数5A、时隙当前计数5B、时隙起始计数5C和时隙结束计数5D。
时隙最大计数5A可以被设置为等于或者大于分配至每个CPU模块的时隙尺寸相加的尺寸。时隙当前计数5B可以是从零(0)至时隙最大计数的自由取值，其中CPU0 10可以在当访问每个CPU模块的各自的从模块结束时的时间点被同步至零(0)，由此所有的CPU模块在零时是相同的。时隙起始计数5C是可通过每个CPU模块访问底板B的时隙的时间点，并且时隙结束计数5D表示可通过每个CPU模块访问底板B的时隙的结束。
也就是说，当PLC***开启或重启时，CPU0 10可以查明访问底板B的CPU模块10-40的数量和属性，从而设定可以由每个CPU模块10-40访问的时隙，设定时隙最大计数5A，并且设定时隙起始计数5C，和时隙结束计数5D。
接下来，CPU0 10可以将时隙最大计数5A、时隙当前计数5B、时隙起始计数5C和时隙结束计数5D发送至其它CPU模块10-40。时隙最大计数5A和时隙当前计数5B相对于所有的CPU模块10-40是相同的，但时隙起始计数5C和时隙结束计数5D对于各CPU模块10-40可以是不同的。
例如，CPU0 10可以被设置为可访问对应于当CPU0 10的时隙是从零(0)至九的计数时，当CPU1 20是从20至29的计数时，以及当CPU2 30是从30至39的计数时的时隙，此时，CPU0 10的时隙起始计数5C可以是零(0)，并且时隙结束计数5D可以是9。
如图3所示的根据本公开的示例性实施例的PLC***可以共享一个时钟。每个CPU模块10-40可以包括被配置为检测时钟的检测器，并且每个CPU模块10-40可以响应PLC***的时钟而产生时钟信号。
图6是示出了根据本公开的示例性实施例的由CPU0产生的时隙的示意图。
现在，再次参照上面的实例，如在(a)中，分别地通过底板B，CPU0 10可以访问时隙1 TS1，CPU1 20可以访问时隙2 TS2、CPU2 30可以访问时隙3 TS3及CPU3 40可以访问时隙4 TS4。
此时，CPU0 10可以在对应TS1的计数通过底板B访问S0_1 11或S0_2 12，其中通过底板B访问S0_1 11或S0_2 12的CPU0 10可以产生如(b)中的时钟信号。可以发现，通过每个时钟信号检测器查明，CPU模块20，30，40的平衡，使得当时钟信号存在于PLC***中时，特定的任意CPU模块通过底板B被连接至从模块。也就是说，如在(c)中，通过底板B在T1计数访问S0_1 11或S0_2 12的CPU0 10可以结束相关的访问。
当CPU1 20通过底板B在T2计数尝试连接至从模块时，CPU1 20能够通过其时钟信号检测器来查明PLC***的时钟信号。能够查明的是，由于CPU1 20能够查明在PLC***中在T2计数由CPU0 10产生的时钟信号，并且为了下一个时隙访问而待机，因此通过底板b在相关的T2计数访问是不可能的。
CPU0 10可以在T2计数结束访问，并且同时结束时钟信号的产生。在这种情况下，根据本公开的PLC***的CPU0 10可以在T2计数同步计数。也就是说，如在(c)中，计数可以在对应于T2的计数再次从零(0)开始。也就是说，TS1可以再次从头开始。
然而，尽管本公开的示例性实施例已经示出并且说明了结束访问的CPU模块和同步计数的CPU模块是相同的，但可以说，同步计数的CPU模块是作为主CPU模块的CPU0 10，并且结束访问的CPU模块对应于所有CPU模块。
当CPU1 20自身的时隙在同步之后再次计数时，等待其自身命令的CPU1 20可以在T4计数(即，10)通过底板访问从模块。访问从模块的CPU1 10可以产生预定的时钟信号，其中已经查明时钟信号的另一个CPU模块不会访问底板B，而是可能等待直到其下一个时隙被计数。
在本公开的示例性实施例中，CPU1 20可以访问其自身的从模块直至T5计数，并且虽未示出，但如在(c)中通过再次同步计数，CPU120可以再次从头对时隙计数。
因此，可以通过根据本公开的CPU模块，通过在结束访问的时间点同步计数来减少其它CPU模块的待机时间。例如，如在(b)中，当计数未被同步时，甚至当CPU0 10结束访问时，CPU1 20也必须等待其时隙直至T6计数，但访问可以在比T6更早的T4开启，由此待机时间能够被减少。
图7是示出了根据本公开的用于控制PLC***的方法的流程图。
参照图7，作为根据本公开的PLC***内主模块的CPU0 10可以确定时隙，该时隙被配置为当PLC***开启或重启时(S71)，考虑CPU模块的数量和属性，确定每个CPU模块通过底板B访问从模块的计数。此时，CPU0 10可以确定时隙最大计数5A、时隙当前计数5B、每个CPU模块的时隙起始计数5C，和时隙结束计数5D，并且将它们发送至每个CPU模块。
其后，考虑从从模块要求访问CPU模块(例如，CPU1 20)的情况。然而，显而易见的是，本公开的操作并不仅限于CPU1 20，并且可以应用于其它CPU模块。
当有来自S1_1 21或S1_2 22的访问请求(S73)时，CPU1 20可以查明当前计数是否是对应于其自身时隙的计数。也就是说，CPU1 20可以查明当前计数是否对应于图6中的10至20的计数(S74)。
作为S74的结果，如果判定出计数不是其自身的时隙，则CPU1 20可以等待预定时间至对应于其自身时隙的时间(S76)。当即使预定时间已经过去也未达到对应于CPU1 20自身时隙的计数时，CPU1 20可以通知访问已经失败(S77)。
作为S74的结果，如果判定出计数是其自身的时隙，也就是说，当当前计数对应于10至20计数时，CPU1 20可以查明时钟信号是否可用(S75)。当前时钟信号的产生可以通过由包括在CPU1 20内的时钟信号检测器的检测而被确认。也就是说，例如，当CPU2 30在当前计数通过底板B访问时，CPU2 30可以产生当前计数，CPU1 20的时钟信号检测器可以确认当前计数的产生，CPU1 20可以判定不可能在当前计数访问底板B，并且可以等待预定时间而对应于下一个其自身时隙(S76)。当即使预定时间已经过去也未达到对应于其自身时隙的计数时，CPU1 20可以通知访问已经失败(S77)。
当没有对应于其自身时隙而产生的时钟信号时，CPU1 20可以通过底板B访问S1_1 21或S1_2 22(S78)。同时，CPU1 20可以产生时钟信号，并且通知其通过底板B访问从模块(S79)。虽然S78和S79以顺序关系示出，但其是为了方便起见，并且显而易见的是，S78和S79是同时执行的关系。然而，显而易见的是，本公开并不仅限于通过底板B连同从模块同时执行CPU1 20的时钟信号的产生的情况。当通过底板B访问从模块时，在S79的时钟信号的产生可以持续执行一段时间。
接下来，在访问结束(S80)的同时，CPU1 20停止时钟信号的产生(S81)，并且PLC***内的CPU0 10可以在时钟信号结束的时间点同步计数，并且将同步的计数发送至每个CPU模块(S81)。
本公开的示例性实施例的有益效果在于，即使对应CPU模块本身的时隙，也能够通过查明(检查或确认)其它CPU模块是否连接来避免冲突，并且主CPU模块在特定CPU模块结束访问从模块的时间点同步计数，由此缩短用于访问的等待时间。
虽然已经参照前面的实施例和有益效果详细地描述了本公开，但在权利要求的界限内的很多替代，修改，和变形对于本领域的技术人员来说将是显而易见的。因此，应当理解的是，除非另作说明，上面描述的实施例并不限于前面描述的任何细节，而是应当在附加的权利要求内所限定的范围中宽泛地理解。
[工业实用性]
本公开的示例性实施例的工业实用性在于，即使对应CPU模块本身的时隙，也能够通过查明(检查或确认)其它CPU模块是否连接来避免冲突，并且主CPU模块在特定CPU模块结束访问从模块的时间点同步计数，由此缩短用于访问的等待时间。

Claims (10)

1.PLC***，包括：
第一CPU模块，其被配置为确定被分配以用于指示能访问底板的计数的时隙，并且在分配的时隙访问所述底板；和
多个第二CPU模块，其分别在由所述第一CPU模块分配的时隙访问所述底板，其中
当访问所述底板时，所述第一CPU模块和所述多个第二CPU模块产生时钟信号，并且所述第一CPU模块和所述多个第二CPU模块中的每一个均包括检测器，所述检测器被配置为检测由访问所述底板的所述第一CPU模块和所述多个第二CPU模块产生的时钟信号。
2.如权利要求1所述的PLC***，其中当时钟信号被检测器检测到时，试图访问所述底板的所述第一CPU模块和所述多个第二CPU模块不访问所述底板。
3.如权利要求1所述的PLC***，其中当访问所述底板的所述第一CPU模块和所述多个第二CPU模块停止产生时钟信号时，所述第一CPU模块将时隙的计数与起始计数同步。
4.如权利要求1所述的PLC***，其中所述第一CPU模块考虑所述第一CPU模块和所述多个第二CPU模块的数量和属性来确定时隙。
5.如权利要求1所述的PLC***，其中所述第一CPU模块将时隙最大计数、时隙当前计数、时隙起始计数和时隙结束计数发送至所述多个第二CPU模块。
6.具有多个CPU模块的PLC***的控制方法，该方法包括：
确定被分配以用于指示能访问底板的计数的时隙；
当计数是对应于分配的时隙的计数时，查明时钟信号；
访问所述底板；和
在访问所述底板结束时的时间点同步计数。
7.如权利要求6所述的方法，进一步包括：当在对应于分配的时隙的计数检测到时钟信号时不访问所述底板，并且等待在下一个计数的时隙访问所述底板。
8.如权利要求6所述的方法，进一步包括在访问所述底板的时间点产生时钟信号。
9.如权利要求8所述的方法，进一步包括在访问所述底板结束时的时间点结束时钟信号的产生。
10.如权利要求6所述的方法，其中考虑连接至所述底板的所述多个CPU模块的数量和属性来确定时隙。
CN201510277850.0A 2014-04-15 2015-04-14 具有多个cpu模块的plc***及其控制方法 Active CN105022333B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2014-0044648 2014-04-15
KR1020140044648A KR101558084B1 (ko) 2014-04-15 2014-04-15 복수의 cpu 모듈을 구비하는 plc 시스템 및 제어방법

Publications (2)

Publication Number Publication Date
CN105022333A true CN105022333A (zh) 2015-11-04
CN105022333B CN105022333B (zh) 2018-01-16

Family

ID=53016464

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201510277850.0A Active CN105022333B (zh) 2014-04-15 2015-04-14 具有多个cpu模块的plc***及其控制方法

Country Status (6)

Country Link
US (1) US9940276B2 (zh)
EP (1) EP2933697B1 (zh)
JP (1) JP6055019B2 (zh)
KR (1) KR101558084B1 (zh)
CN (1) CN105022333B (zh)
ES (1) ES2680622T3 (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106921851A (zh) * 2015-12-24 2017-07-04 松下知识产权经营株式会社 门电话***和通信控制方法
TWI647554B (zh) * 2018-02-09 2019-01-11 凱立自動化有限公司 Tandem signal transmission control module
CN109445516A (zh) * 2018-09-27 2019-03-08 北京中电华大电子设计有限责任公司 一种应用于双核SoC中外设时钟控制方法及电路
CN109716247A (zh) * 2016-10-14 2019-05-03 欧姆龙株式会社 运算装置以及控制***

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113641094B (zh) * 2021-07-06 2024-02-02 江苏徐工工程机械研究院有限公司 预防工程机械控制器失效的安全***及工程机械

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1417983A (zh) * 2001-09-07 2003-05-14 皇家菲利浦电子有限公司 通信网络和控制通信网络的方法
CN1784325A (zh) * 2003-05-06 2006-06-07 皇家飞利浦电子股份有限公司 在tdma总线中不同周期之上的时隙共享
CN101346698A (zh) * 2005-12-22 2009-01-14 罗伯特.博世有限公司 通信***的用户的总线监控器以及通信***的用户
WO2010000200A1 (zh) * 2008-06-30 2010-01-07 华为技术有限公司 节点、数据处理***和数据处理方法
CN103116564A (zh) * 2013-03-11 2013-05-22 烽火通信科技股份有限公司 一种时隙复用的单条双向背板总线及其冗余保护方法
CN103261983A (zh) * 2010-12-16 2013-08-21 三菱电机株式会社 定序器***及其控制方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4199661A (en) 1978-05-05 1980-04-22 Control Data Corporation Method and apparatus for eliminating conflicts on a communication channel
US4937777A (en) 1987-10-07 1990-06-26 Allen-Bradley Company, Inc. Programmable controller with multiple task processors
AUPM457694A0 (en) 1994-03-21 1994-04-14 Gerard Industries Pty Ltd Home and building electrical control protocol
FI102787B1 (fi) 1995-07-11 1999-02-15 Nokia Telecommunications Oy Keskeytysten käsittely synkronisessa ympäristössä
US6141769A (en) * 1996-05-16 2000-10-31 Resilience Corporation Triple modular redundant computer system and associated method
US7336700B2 (en) * 2001-09-20 2008-02-26 Lockheed Martin Corporation System bus transceiver interface
US6799234B1 (en) 2001-10-27 2004-09-28 Cisco Technology, Inc. Apparatus and method for randomly assigning slots in a PCI backplane
KR100495879B1 (ko) 2002-12-27 2005-06-16 엘지전자 주식회사 다중 디바이스 제어시스템 및 그 제어방법
US7809025B2 (en) * 2006-09-29 2010-10-05 Hewlett-Packard Development Company, L.P. System and method for distributing clock signals
US8135893B2 (en) * 2008-09-12 2012-03-13 Honeywell International, Inc. System, apparatus and method for granting access to a shared communications bus
US20110208885A1 (en) * 2010-02-25 2011-08-25 Panasonic Corporation Data bus control method and apparatus
JP5411835B2 (ja) 2010-11-17 2014-02-12 株式会社日立製作所 プログラマブルコントローラ、および、通信制御方法
CN103597416A (zh) * 2011-06-09 2014-02-19 三菱电机株式会社 可编程控制器***

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1417983A (zh) * 2001-09-07 2003-05-14 皇家菲利浦电子有限公司 通信网络和控制通信网络的方法
CN1784325A (zh) * 2003-05-06 2006-06-07 皇家飞利浦电子股份有限公司 在tdma总线中不同周期之上的时隙共享
CN101346698A (zh) * 2005-12-22 2009-01-14 罗伯特.博世有限公司 通信***的用户的总线监控器以及通信***的用户
WO2010000200A1 (zh) * 2008-06-30 2010-01-07 华为技术有限公司 节点、数据处理***和数据处理方法
CN103261983A (zh) * 2010-12-16 2013-08-21 三菱电机株式会社 定序器***及其控制方法
CN103116564A (zh) * 2013-03-11 2013-05-22 烽火通信科技股份有限公司 一种时隙复用的单条双向背板总线及其冗余保护方法

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106921851A (zh) * 2015-12-24 2017-07-04 松下知识产权经营株式会社 门电话***和通信控制方法
CN106921851B (zh) * 2015-12-24 2020-03-31 松下知识产权经营株式会社 门电话***和通信控制方法
CN109716247A (zh) * 2016-10-14 2019-05-03 欧姆龙株式会社 运算装置以及控制***
CN109716247B (zh) * 2016-10-14 2021-09-17 欧姆龙株式会社 运算装置以及控制***
TWI647554B (zh) * 2018-02-09 2019-01-11 凱立自動化有限公司 Tandem signal transmission control module
CN109445516A (zh) * 2018-09-27 2019-03-08 北京中电华大电子设计有限责任公司 一种应用于双核SoC中外设时钟控制方法及电路

Also Published As

Publication number Publication date
US9940276B2 (en) 2018-04-10
JP6055019B2 (ja) 2016-12-27
EP2933697B1 (en) 2018-06-06
CN105022333B (zh) 2018-01-16
US20150293866A1 (en) 2015-10-15
EP2933697A1 (en) 2015-10-21
ES2680622T3 (es) 2018-09-10
JP2015204117A (ja) 2015-11-16
KR101558084B1 (ko) 2015-10-06

Similar Documents

Publication Publication Date Title
EP2515232B1 (en) Priority level arbitration method and device
CN105022333A (zh) 具有多个cpu模块的plc***及其控制方法
US4677612A (en) Communication system with subdivided transmission cycles
US8213461B2 (en) Method of designating slots in a transmission frame for controlling transmission of data over an interconnect coupling a plurality of master units with a plurality of slave units
CN104854845B (zh) 使用高效的原子操作的方法和装置
US20190044883A1 (en) NETWORK COMMUNICATION PRIORITIZATION BASED on AWARENESS of CRITICAL PATH of a JOB
CN104426793A (zh) 用于控制网络信息流通量的装置
US20140372646A1 (en) Receiver based communication permission token allocation
JP2020021341A (ja) 冗長化システム
US10659536B2 (en) Method of controlling inverters
CN1322721C (zh) 使用总线的预仲裁装置及其方法
US20150039929A1 (en) Method and Apparatus for Forming Software Fault Containment Units (SWFCUS) in a Distributed Real-Time System
CN102347878A (zh) 一种多点通信***、方法及设备
US10581973B2 (en) Computer system and bus arbitration method
KR102360214B1 (ko) 실시간 공유 인터페이스를 포함하는 시스템 온 칩의 스케쥴링 방법
CN108108473B (zh) 数据查询方法以及服务器
CN102722466B (zh) 一种3取2或2取2控制***中的16位多总线电路
CN111026699B (zh) 基于环形总线的多核网络通信方法、装置及***
CN113032307A (zh) 一种集成器件访问请求处理方法及相关组件
US20140032804A1 (en) Scheduled peripheral component interconnect arbiter
CN103577358B (zh) 一种串行总线数据分析仪、分析***以及分析方法
CN115842806B (zh) 总线分配节点地址的方法及相关装置
US20160109900A1 (en) Transmission device and time synchronization method
JP2015153279A (ja) プラント制御装置
JPS5818727A (ja) 分散形優先競合の自己制御方法および装置

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant