CN104991883A - 片间互联的发送、接收装置及发送、接收方法及*** - Google Patents

片间互联的发送、接收装置及发送、接收方法及*** Download PDF

Info

Publication number
CN104991883A
CN104991883A CN201510305010.0A CN201510305010A CN104991883A CN 104991883 A CN104991883 A CN 104991883A CN 201510305010 A CN201510305010 A CN 201510305010A CN 104991883 A CN104991883 A CN 104991883A
Authority
CN
China
Prior art keywords
data
interconnected
parallel
sheet
transmission
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201510305010.0A
Other languages
English (en)
Inventor
赵守磊
于岗
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Qingdao Hisense Electronics Co Ltd
Original Assignee
Qingdao Hisense Xinxin Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Qingdao Hisense Xinxin Technology Co Ltd filed Critical Qingdao Hisense Xinxin Technology Co Ltd
Priority to CN201510305010.0A priority Critical patent/CN104991883A/zh
Priority to PCT/CN2015/087690 priority patent/WO2016192211A1/zh
Publication of CN104991883A publication Critical patent/CN104991883A/zh
Pending legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00—Digital computers in general; Data processing equipment in general
    • G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
    • G06F15/163—Interprocessor communication

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Theoretical Computer Science (AREA)
  • Software Systems (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Communication Control (AREA)

Abstract

本发明实施例提供了一种片间互联的发送、接收装置及发送、接收方法及***，涉及集成电路技术领域。发送装置包括：并串数据转换电路，至少一个发送引脚；并串数据转换电路的输入端与数据发送处理器连接，并串数据转换电路的输出端与至少一个发送引脚连接；并串数据转换电路，用于根据vld/rdy握手协议从数据发送处理器中获取n位的并行数据，将n位的并行数据转换为m位的传输数据，并根据vld/rdy握手协议将m位的传输数据通过m个发送引脚发送至片间互联的接收装置；n为大于1的整数，m为大于0小于n的整数。本发明适用于数据传输的场景。

Description

片间互联的发送、接收装置及发送、接收方法及***
技术领域
本发明涉及集成电路技术领域，尤其涉及一种片间互联的发送、接收装置及发送、接收方法及***。
背景技术
半导体产业进入超深亚微米乃至纳米加工时代后，在单一集成电路芯片上就可以实现一个复杂的电子***，例如手机芯片、数字电视芯片等。随着工艺的进步，更多的功能都可望在单一芯片上实现。SOC(System On Chip，片上***)技术正是在集成电路(Integrated Circuit，IC)向集成***(Integrated System，IS)转变的大方向下产生的，随着半导体工艺技术的发展，IC设计者能够将愈来愈复杂的功能集成到单硅片上。由于SOC可以充分利用已有的设计积累，显著地提高了单一CPU的设计能力和集成能力，因此得到了迅速的发展。
SOC通常使用FPGA(Field-Programmable Gate Array，现场可编程门阵列)实现逻辑功能模块的定制，因而SOC开发过程中必须进行FPGA功能验证。但随着SOC逻辑规模越来越大，单个FPGA很难实现整个SOC的功能，因此在FPGA验证时，必须进行功能分割，将SOC的功能分别放在两个或更多个FPGA中进行验证。现有技术中，当通过至少两个FPGA互联实现SOC功能时，通常利用两个FPGA的直接互联的方式进行包含了待处理数据、和/或控制数据、和/或地址数据的信号传输。而至少两个FPGA直接互联时，需传输n比特位数据，则需通过n个引脚传输。其中，n比特位数据包含了待处理数据、和/或控制数据、和/或地址数据。
例如，通过FPGA_1及FPGA_2两个FPGA互联实现SOC功能，此时FPGA_1与FPGA_2直接互联。若从FPGA_1到FPGA_2需要发送i位的信号(Signal_1到Signal_i)，则需通过i个引脚发送i位的信号，并且FPGA_2也需i个引脚接收i位的信号。此时在FPGA_1及FPGA_2均需i个引脚，如图1所示。
现有技术中至少存在如下问题：若通过至少两个FPGA的直接互联的方式进行SOC功能验证，则在交互的信号的比特位较多时，需要占用较多的引脚，此时至少两个FPGA间连接的信号线的走线也较为复杂，增加了FPGA间的互联的复杂性。
发明内容
本发明的实施例提供一种一种片间互联的发送、接收装置及发送、接收方法及***，用以在实现芯片间互联时，减少使用的引脚，降低至少两个FPGA间连接的信号线的走线的复杂度，进而降低芯片间互联的复杂性。
为达到上述目的，本发明的实施例采用如下技术方案：
第一方面，本发明实施例提供了一种片间互联的发送装置，包括：并串数据转换电路，至少一个发送引脚；所述并串数据转换电路的输出端与所述至少一个发送引脚连接；所述并串数据转换电路的输入端与数据发送处理器连接；所述并串数据转换电路，用于根据vld/rdy握手协议从所述数据发送处理器中获取n位的并行数据，将所述n位的并行数据转换为m位的传输数据，并根据vld/rdy握手协议将所述m位的传输数据通过m个所述发送引脚发送至片间互联的接收装置；所述n为大于1的整数，所述m为大于0小于n的整数。
第二方面，本发明实施例提供了一种片间互联的接收装置，包括：至少一个接收引脚，串并数据转换电路；所述串并数据转换电路的输入端与所述至少一个接收引脚连接，所述串并数据转换电路的输出端与数据处理器连接；所述串并数据转换电路，用于根据vld/rdy握手协议通过m个所述接收引脚获取片间互联的发送装置发送的m位的传输数据，将所述m位的传输数据转换为n位的并行数据，并根据vld/rdy握手协议将所述n位的并行数据发送至数据处理器；所述m为大于0的整数；所述n为大于m的整数。
第三方面，本发明实施例提供了一种片间互联的发送方法，包括：片间互联的发送装置根据vld/rdy握手协议获取n位的并行数据；所述n为大于1的整数；将所述n位的并行数据转换为m位的传输数据；所述m为大于0小于n的整数；将所述m位的传输数据根据所述vld/rdy握手协议通过m个发送引脚发送至片间互联的接收装置。
第四方面，本发明实施例提供了一种片间互联的接收方法，包括：片间互联的接收装置根据vld/rdy握手协议通过m个接收引脚获取片间互联的发送装置发送的m位的传输数据；所述m为大于0的整数；将所述m位的传输数据转换为n位的并行数据，并根据所述vld/rdy握手协议将所述n位的并行数据发送至数据处理器，以使得所述数据处理器处理所述n位的并行数据；所述n为大于m的整数。
第五方面，本发明实施例提供了一种片间互联的***，包括：片间互联的发送装置，及片间互联的接收装置；其中，所述片间互联的发送装置为上述实施例所述的片间互联的发送装置；所述片间互联的接收装置为上述实施例所述的片间互联的接收装置。
本发明实施例提供了一种片间互联的发送、接收装置及发送、接收方法及***，片间互联的发送装置包括：并串数据转换电路，至少一个发送引脚；其中，并串数据转换电路的输入端与数据发送处理器连接，并串数据转换电路的输出端与至少一个发送引脚连接。并串数据转换电路，用于根据vld/rdy握手协议从数据发送处理器中获取n位的并行数据，将n位的并行数据转换为m位的传输数据，并根据vld/rdy握手协议将m位的传输数据通过m个发送引脚发送至片间互联的接收装置。这样，片间互联的发送装置可以将需要发送至的n位并行数据通过并串数据转换电路，转换为m位的传输数据，进而可以仅需m个发送引脚将m位传输数据发送至片间互联的接收装置。相对于现有技术中，片间互联的发送装置需要n个发送引脚将n位并行数据发送至片间互联的接收装置而言，本发明可以仅需m个发送引脚即可完成数据的发送，实现了在实现芯片间互联时，减少使用的引脚，进而降低了至少两个FPGA间连接的信号线的走线的复杂度，从而降低了芯片间互联的复杂性。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为现有技术中FPGA间互联的结构示意图；
图2为本发明实施例提供的一种片间互联的发送装置的结构示意图；
图3为本发明实施例提供的另一种片间互联的发送装置的结构示意图；
图4为本发明实施例提供的另一种片间互联的发送装置的结构示意图；
图5为本发明实施例提供的另一种片间互联的发送装置的结构示意图；
图6为本发明实施例提供的一种片间互联的接收装置的结构示意图；
图7为本发明实施例提供的另一种片间互联的接收装置的结构示意图；
图8为本发明实施例提供的另一种片间互联的接收装置的结构示意图；
图9为本发明实施例提供的一种片间互联的发送方法的流程示意图；
图10为本发明实施例提供的一种片间互联的接收方法的流程示意图；
图11为本发明实施例提供的一种片间互联的***的结构示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明实施例提供了一种片间互联的发送装置，如图2所示，包括：并串数据转换电路11，至少一个发送引脚12。
其中，并串数据转换电路11的输出端与至少一个发送引脚12连接。并串数据转换电路11的输入端与数据发送处理器连接。
并串数据转换电路11，用于根据vld/rdy握手协议从数据发送处理器中获取n位的并行数据，并将n位的并行数据转换为m位的传输数据，并根据vld/rdy握手协议将m位的传输数据通过m个发送引脚12发送至片间互联的接收装置。
其中，n为大于1的整数。m为大于0小于n的整数。
需要说明的是，本发明实施例中的并行数据是指包含了待处理数据、和/或控制数据、和/或地址数据等数据的数据。传输数据也是指包含了待处理数据、和/或控制数据、和/或地址数据等数据的数据。
具体的，在数据发送处理器需向其他设备发送数据时，可以根据实际需求生成n位的并行数据。将此n位的并行数据发送至片间互联的发送装置中。片间互联的发送装置中的并串数据转换电路11可以根据片间互联的发送装置能够使用的发送引脚数，确定出传输数据的比特位数，即为确定出m。将n位的并行数据分成k组，每组m位，这样将每组数据作为传输数据，可以将n位的并行数据转换为m位传输数据，并将此m位传输数据通过m个发送引脚发送至片间互联的接收装置。这样，可以根据可以使用的发送引脚数据调整传输数据，使调整后的传输数据通过可以使用的发送引脚发送，增强了片间互联的灵活性，从而降低了芯片间互联的复杂性。
其中，k为大于0的整数。
需要说明的是，若将n位并行数据分为k组且每组为m位时，若n位并行数据在分至最后一组时不足m位，则可以通过补零处理，将最后一组通过补零填补为m位。
进一步的，在实现片间互联的发送装置中，元件之间通常通过片上总线连接，即为数据发送处理器通过片上总线与并串数据转换电路11连接。这样为了兼容片上总线的协议，例如AXI(AdvancedeXtensible Interface，先进扩展总线)协议，APB((AdvancedPeripheral Bus，先进外设总线)协议等，本发明中，不同元件传输数据可以根据vld/rdy握手协议。
需要说明的是，vld(valid，有效)/rdy(ready，准备好)握手协议是不同元件传输数据之前，相互传输各自的当前状态的协议。vld/rdy握手协议是与片上总线协议兼容的协议。在vld/rdy握手协议中主要通过vld_s信号，rdy_s信号相互传输各自的当前状态，并通过数据通道进行数据传输。
其中，vld_s信号是发送端发送的数据是否为有效数据的标识信号。例如，当vld_s信号为1时，则表示发送端发送的数据为有效数据。当vld_s信号为0时，则表示发送端发送的数据为无效数据。
rdy_s信号是接收端是否可以接收传输的数据的标识信号。例如，当rdy_s信号为1时，则表示接收端可以接收传输的数据。当rdy_s信号为0时，则表示接收端不能接收传输的数据。
数据通道，用于传输数据。也就是说，将待发送的数据通过此数据通道传输至其他元件中。
在vld/rdy握手协议中还可以通过last_s信号。last_s信号是一次传输的最后一个数据指示标识信号。由于一次传输可以发送多个数据，最后一个数据用此信号标识，则可以通知接收装置数据携带last_s信号的数据为最后一个数据，本次数据的传输已完成。这样，可以片间互联的同步发送装置与接收装置的内部状态，提供传输的稳定性。
需要说明的是，此last_s信号为可选信号，在vld/rdy握手协议中，也可以没有last_s信号，这样可以减少占用的发送引脚。
需要说明的是，vld/rdy握手协议中的vld_s信号，rdy_s信号及last_s信号的传输，需要使用与传输数据不同的发送引脚发送。这样，若片间互联的发送装置需要使用m位发送引脚发送传输数据，则还需要另外的三个发送引脚传输vld_s信号，rdy_s信号及last_s信号。
此时，并串数据转换电路，用于根据vld/rdy握手协议从数据发送处理器中获取n位的并行数据。即为，并串数据转换电路11在接收数据发送处理器发送的n位的并行数据之前，先接收数据发送处理器向并串数据转换电路11发送的指示发送端发送的数据为有效数据的vld_s信号，此时并串数据转换电路11接收到此vld_s信号后，可以根据此vld_s信号获知数据发送处理器向其发送的数据为有效数据。此时，若并串数据转换电路11可以接收数据发送处理器发送的有效数据，则并串数据转换电路11向数据发送处理器发送指示接收端可以接收传输的数据的rdy_s信号。在数据发送处理器接收到并串数据转换电路11发送的rdy_s信号后，可以根据此rdy_s信号，获知并串数据转换电路11可以接收传输的数据，此时，数据发送处理器可以通过数据通道将n位并行数据发送至并串数据转换电路11。并串数据转换电路11接收到n位并行数据后，将其向数据发送处理器发送的指示接收端可以接收传输的数据的rdy_s信号更改为，指示接收端不能接收传输的数据的rdy_s信号，发送至数据发送处理器。此时数据发送处理器根据接收的rdy_s信号获知并串数据转换电路11不能接收并行数据，此时数据发送处理器不再向并串数据转换电路11发送数据。并串数据转换电路11发送数据接收到n位并行数据后，可以将其分为k组，每组m位。
并串数据转换电路11，根据vld/rdy握手协议，将m位的传输数据通过m个发送引脚12发送至片间互联的接收装置。即为，并串数据转换电路11向m位的传输数据通过m个发送引脚发送至片间互联的接收装置之前，先向通过一个发送引脚向至片间互联的接收装置指示发送端发送的数据为有效数据的vld_s信号，此时至片间互联的接收装置接收到此vld_s信号后，可以根据此vld_s信号获知并串数据转换电路11向其发送的数据为有效数据。此时，若至片间互联的接收装置可以接收并串数据转换电路11发送的有效数据，则并串数据转换电路11发送指示接收端可以接收传输的数据的rdy_s信号。并串数据转换电路11在至片间互联的接收装置的rdy为指示其可以接收传输的数据时，向至片间互联的接收装置发送一组传输数据，直至将k组传输数据均发送至片间互联的接收装置。
进一步的，并串数据转换电路11在发送最后一组传输数据时，可以产生last信号，用以表征此数据为最后一个传输数据，与最后一组传输数据一起发送至片间互联的接收装置。此时需通过m个发送引脚发送至m位传输数据，并通过其他一个发送引脚发送last信号。
并串数据转换电路11在将k组传输数据通过m个发送引脚发送至片间互联的接收装置后，可以将其向数据发送处理器发送的指示接收端不能接收传输的数据的rdy_s信号更改为，指示接收端可以接收传输的数据的rdy_s信号，发送至数据发送处理器。
示例性的，当vld_s信号为高电平信号指示发送端发送的数据为有效数据时，则并串数据转换电路11接收的vld_s信号为高电平信号。当rdy_s信号为高电平信号指示接收端可以接收传输的数据时，则数据发送处理器接收的rdy_s信号为高电平信号。
需要说明的，vld_s信号还可通过其他信号指示发送端发送的数据为有效数据，例如通过低电平信号，本发明对此不做限制。同理，rdy_s信号还可通过其他信号指示接收端可以接收传输的数据，例如通过低电平信号，本发明对此不做限制。
需要说明的是，指示发送端发送的数据为有效数据的vld_s信号，与指示接收端可以接收传输的数据的rdy_s信号可以是相同的信号，可以是不同的信号，例如，vld_s信号通过低电平信号指示发送端发送的数据为有效数据，rdy_s信号通过高电平信号指示接收端可以接收传输的数据。本发明对此不做限制。
需要说明的是，若数据发送处理器向并串数据转换电路11发送指示发送端发送的数据为无效数据的vld_s信号时，此时并串数据转换电路11根据接收的vld_s信号可以获知数据发送处理器将要发送的数据为无效数据，所以并串数据转换电路11不处理数据发送处理器发送的数据。
若并串数据转换电路11向数据发送处理器发送指示接收端不能接收传输的数据的rdy_s信号时，此时数据发送处理器根据接收的rdy_s信号可以获知并串数据转换电路11不能接收传输的数据，所以数据发送处理器不再向并串数据转换电路11发送并行数据。
需要说明的是，n位的并行数据中n是预先确定的。其与所使用的片上总线有关。
示例性的，片上总线为AXI，可以确定并行数据的宽度n为控制数据的宽度、地址数据的宽度、待处理数据的宽度总和，假设是128位，即为n＝128。其次可以根据片间互联的发送装置能够使用的发送引脚数，及片间互联的接收装置能够使用的接收引脚数来确定传输数据的宽度。若片间互联的发送装置只有6个引脚可用，片间互联的接收装置有8个引脚可用，则可以将片间互联的发送装置中的2个引脚分别作为发送vld_s信号的发送引脚，接收rdy_s信号的接收引脚，并将其他4个引脚作为发送传输数据的发送引脚，此时m＝4。这样片间互联的发送装置可以使用128到4的并串数据转换电路11，将128位的并行数据通过并串数据转换电路11转换为4位的传输数据，并通过4个发送引脚发送至片间互联的接收装置。至片间互联的接收装置可以将一个引脚作为接收vld_s信号的接收引脚，并通过此接收引脚接收片间互联的发送装置发送的vld_s信号。将另一个引脚作为发送rdy_s信号的发送引脚，并通过此发送引脚向片间互联的发送装置发送rdy_s信号。在剩余的6个引脚中，选出4个引脚作为接收传输数据的接收引脚。
进一步的，上述片间互联的发送装置，如图3所示，还包括：异步FIFO(First Input First Outpu，先入先出)处理器13。
并串数据转换电路11的输入端与数据发送处理器连接包括：异步FIFO处理器13的输入端与数据发送处理器连接，异步FIFO处理器13的输出端与并串数据转换电路11的输入端连接。
此时，异步FIFO处理器13，用于从数据发送处理器中获取并存储n位的并行数据。
并串数据转换电路11，具体用于根据vld/rdy握手协议从异步FIFO处理器13中获取n位的并行数据。
具体的，异步FIFO处理器13设置在数据发送处理器与并串数据转换12之间，数据发送处理器可以将其生成的n位并行数据发送至异步FIFO处理器13，由异步FIFO处理器13进行存储。并且，并串数据转换12从异步FIFO处理器13中获取需进行转换的n位并行数据。这样，通过异步FIFO处理器13将数据发送处理器与并串数据转换12间隔开，数据发送处理器与并串数据转换电路11的运行时钟频率可以不同。即为数据发送处理器与并串数据转换电路11的数据传输速率可以不同，这样可以提高并串数据转换电路11及其后级处理器的数据传输速率，进而提高数据传输的效率；同时，数据发送处理器与并串数据转换电路11的运行时钟频率不同步，可以根据发送引脚实际支持的频率来动态的调整并串数据转换电路11的运行时钟频率，灵活性与可靠性也得到提高。
进一步的，并串数据转换电路11根据vld/rdy握手协议获取n位的并行数据意味着，并串数据转换电路11根据vld/rdy握手协议从异步FIFO处理器13中获取n位并行数据。也就是说，异步FIFO处理器13再向并串数据转换电路11发送n位的并行数据之前，先向并串数据转换电路11发送指示发送端发送的数据为有效数据的vld_s信号，此时并串数据转换电路11接收到此vld_s信号后，可以根据此vld_s信号获知异步FIFO处理器13向其发送的数据为有效数据。此时，若并串数据转换电路11可以接收异步FIFO处理器13发送的有效数据，则并串数据转换电路11向异步FIFO处理器13发送指示接收端可以接收传输的数据的rdy_s信号。在异步FIFO处理器13接收到并串数据转换电路11发送的rdy_s信号后，可以根据此rdy_s信号，获知并串数据转换电路11可以接收传输的数据，此时，异步FIFO处理器13可以通过数据通道将n位的并行数据发送至并串数据转换电路11，使并串数据转换电路11从异步FIFO处理器13中获取需进行转换的n位的并行数据。
进一步的，异步FIFO处理器13从数据发送处理器中获取n位的并行数据时，也可以根据vld/rdy握手协议获取。数据发送处理器再向异步FIFO处理器13发送n位的并行数据之前，先向异步FIFO处理器13发送指示发送端发送的数据为有效数据的vld_s信号，此时异步FIFO处理器13接收到此vld_s信号后，可以根据此vld_s信号获知数据发送处理器向其发送的数据为有效数据。此时，若异步FIFO处理器13可以接收数据发送处理器发送的有效数据，则异步FIFO处理器13向数据发送处理器发送指示接收端可以接收传输的数据的rdy_s信号。在数据发送处理器接收到异步FIFO处理器13发送的rdy_s信号后，通过数据通道将n位并行数据发送至异步FIFO处理器13。
需要说明的是，本发明实施例中的数据发送处理器可以是集成在片间互联的发送装置中的处理器，也可以是独立于片间互联的发送装置的处理器，本发明对此不做限制。
进一步的，上述片间互联的发送转置，如图4所示，还包括：同步FIFO处理器14。
并串数据转换电路11的输出端与至少一个发送引脚12连接包括：
同步FIFO处理器14的输入端与并串数据转换电路11的输出端连接，同步FIFO处理器14的输出端与至少一个发送引脚12连接。
并串数据转换电路11，具体用于根据vld/rdy握手协议将m位的传输数据发送至同步FIFO处理器14。
同步FIFO处理器14，用于接收并存储m位的传输数据，并根据vld/rdy握手协议将m位的传输数据通过m个发送引脚12发送至片间互联的接收装置。
具体的，同步FIFO处理器14设置在并串数据转换电路11与发送引脚12之间，并串数据转换电路11可以将其转换后的m位传输数据发送至同步FIFO处理器14，由同步FIFO处理器14进行存储。并且在可以通过发送引脚12发送传输数据时，同步FIFO处理器14将其存储的m位传输数据通过m个发送引脚12发送至片间互联的接收装置。这样，通过同步FIFO处理器14将并串数据转换电路11与发送引脚12间隔开，可以提高数据传输率。
同步FIFO处理器14根据vld/rdy握手协议将m位的传输数据通过m个发送引脚12发送至片间互联的接收装置，即为，同步FIFO处理器14再向片间互联的接收装置发送m位的传输数据之前，先向片间互联的接收装置发送指示发送端发送的数据为有效数据的vld_s信号，此时片间互联的接收装置接收到此vld_s信号后，可以根据此vld_s信号获知同步FIFO处理器14向其发送的数据为有效数据。此时，若片间互联的接收装置可以接收同步FIFO处理器14发送的有效数据，则片间互联的接收装置向同步FIFO处理器14发送指示接收端可以接收传输的数据的rdy_s信号。在同步FIFO处理器14接收到片间互联的接收装置发送的rdy_s信号后，可以根据此rdy_s信号，获知片间互联的接收装置可以接收传输的数据，此时，同步FIFO处理器14可以通过m个发送引脚12将m位传输数据发送至片间互联的接收装置。
进一步的，若没有同步FIFO处理器14，片间互联的接收装置使用的rdy_s信号直接传输至并串数据转换电路11。这样rdy_s信号从片间互联的接收装置到并串数据转换电路11的延时时间会比较大，运行时钟频率较小，即为运行时钟周期较大才能保证一个周期内rdy_s信号到达并串数据转换电路11，数据传输速率较低。而加入了同步FIFO处理器14后，rdy_s信号从片间互联的接收装置直接传输至同步FIFO处理器14，的延时时间，相对于rdy_s信号从片间互联的接收装置到并串数据转换电路11的延时时间减小了；同时，同步FIFO处理器14会重新产生rdy_s信号至并串数据转换电路11，从同步FIFO处理器14到并串数据转换电路11的延时时间，相对于rdy_s信号从片间互联的接收装置到并串数据转换电路11的延时时间也减小了，这样此时运行时钟频率，相对于rdy_s信号从片间互联的接收装置到并串数据转换电路11时的运行时钟频率增大了，即为运行时钟周期减小了，因此通过同步FIFO处理器14提高了数据传输率。
进一步的，并串数据转换电路11将其转换的m位传输数据发送至同步FIFO处理器14时需根据vld/rdy握手协议，即为，并串数据转换电路11再向同步FIFO处理器14发送m位的传输数据之前，先向同步FIFO处理器14发送指示发送端发送的数据为有效数据的vld_s信号，此时同步FIFO处理器14接收到此vld_s信号后，可以根据此vld_s信号获知并串数据转换电路11向其发送的数据为有效数据。此时，若同步FIFO处理器14可以接收并串数据转换电路11发送的有效数据，则同步FIFO处理器14向并串数据转换电路11发送指示接收端可以接收传输的数据的rdy_s信号。在并串数据转换电路11接收到同步FIFO处理器14发送的rdy_s信号后，可以根据此rdy_s信号，获知同步FIFO处理器14可以接收传输的数据，此时，并串数据转换电路11可以通过数据通道将m位传输数据发送至同步FIFO处理器14。
进一步的，上述片间互联的发送装置，如图5所示，还包括：IOP(I/O Processor，输入输出处理器)15。
其中，同步FIFO处理器14的输出端与至少一个发送引脚12连接包括：同步FIFO处理器14的输出端与IOP15的输入端连接，IOP15的输出端与至少一个发送引脚12连接。
同步FIFO处理器14，具体用于根据vld/rdy握手协议将m位的传输数据发送至所述IOP15。
IOP15，用于接收m位的传输数据，并将m位的传输数据利用m个发送引脚12发送至片间互联的接收装置。
具体的，IOP15设置在同步FIFO处理器14与至少一个发送引脚12之间，这样IOP15可以从同步FIFO处理器14取出m位传输数据，在片间互联的接收装置可以接收传输数据时，通过m个发送引脚12发送至片间互联的接收装置。同步FIFO处理器14将m位传输数据发送至m个发送引脚12时，由于，同步FIFO处理器14需在其内部进行相关的逻辑处理，再传输至m个发送引脚12，这样导致同步FIFO处理器14将m为传输数据发送至m个发送引脚12的延时时间较大，则运行时钟频率较小，即为运行时钟周期较大才能保证一个周期内m位传输数据传输至m个发送引脚12，这样导致数据传输速率较低。而IOP15设置在同步FIFO处理器14与至少一个发送引脚12之间后，同步FIFO处理器14可以将m位传输数据先发送至IOP15的延时时间，相对于同步FIFO处理器14将m为传输数据发送至m个发送引脚12的延时时间减小了。同时，IOP15将m位传输数据发送至m个发送引脚12的延时时间，相对于同步FIFO处理器14将m为传输数据发送至m个发送引脚12的延时时间也减小了，这样此时的运行时钟频率，相对于同步FIFO处理器14将m为传输数据发送至m个发送引脚12时的运行时钟频率增大了，即为运行时钟周期减小了，因此通过同步IOP15提高了数据传输率。
同步FIFO处理器14将其转换的m位传输数据发送至IOP15时需根据vld/rdy握手协议，即为，同步FIFO处理器14再向IOP15发送m位的传输数据之前，先向IOP15发送指示发送端发送的数据为有效数据的vld_s信号，此时IOP15接收到此vld_s信号后，可以根据此vld_s信号获知同步FIFO处理器14向其发送的数据为有效数据。此时，若IOP15可以接收同步FIFO处理器14发送的有效数据，则IOP15向同步FIFO处理器14发送指示接收端可以接收传输的数据的rdy_s信号。在同步FIFO处理器14接收到IOP15发送的rdy_s信号后，可以根据此rdy_s信号，获知IOP15可以接收传输的数据，此时，同步FIFO处理器14可以通过数据通道将m位传输数据发送至IOP15。
IOP15将其转换的m位传输数据通过m个发送引脚12发送至片间互联的接收装置时也需利用vld/rdy握手协议，即为，IOP15再向片间互联的接收装置发送m位的传输数据之前，先向片间互联的接收装置发送指示发送端发送的数据为有效数据的vld_s信号，此时片间互联的接收装置接收到此vld_s信号后，可以根据此vld_s信号获知IOP15向其发送的数据为有效数据。此时，若片间互联的接收装置可以接收IOP15发送的有效数据，则片间互联的接收装置向IOP15发送指示接收端可以接收传输的数据的rdy_s信号。在IOP15接收到片间互联的接收装置发送的rdy_s信号后，可以根据此rdy_s信号，获知片间互联的接收装置可以接收传输的数据，此时，IOP15可以通过m个发送引脚12将m位传输数据发送至片间互联的接收装置。
需要说明的是，若片间互联的接收装置必须在收到片间互联的发送装置发送的vld_s信号为指示发送端发送的数据为有效数据的信号时，才能向片间互联的发送装置发送rdy_s信号，而片间互联的发送装置必须在接收到片间互联的接收装置发送的rdy_s信号为指示接收端可以接收传输的数据的信号时，才能向片间互联的接收装置，那么片间互联的接收装置在等待片间互联的发送装置的指示发送端发送的数据为有效数据的vld_s信号，而片间互联的发送装置在等待片间互联的接收装置的指示接收端可以接收传输的数据的rdy_s信号，这样会造成传输数据永远无法发送，这样就发生了死锁。
为了避免片间互联的发送装置与接收装置间发生死锁，在IOP15接收到至片间互联的接收装置发送的rdy_s信号为指示其不能接收传输的数据时，IOP15仍然发送指示发送端发送的数据为有效数据的vld_s信号及m位传输数据。且此时IOP15发送的m位传输数据不变，直至IOP15接收到片间互联的接收装置发送的rdy_s信号为指示其可以接收传输的数据。
需要说明的是，片间互联是指芯片间的互联，或是FPGA间的互联。
本发明实施例提供了一种片间互联的发送装置，包括：并串数据转换电路，至少一个发送引脚；其中，并串数据转换电路的输出端与至少一个发送引脚连接。并串数据转换电路，用于根据vld/rdy握手协议获取n位的并行数据，将n位的并行数据转换为m位的传输数据，并根据vld/rdy握手协议将m位的传输数据通过m个发送引脚发送至片间互联的接收装置。这样，片间互联的发送装置可以将需要发送至的n位并行数据通过并串数据转换电路，转换为m位的传输数据，进而可以仅需m个发送引脚将m位传输数据发送至片间互联的接收装置。相对于现有技术中，片间互联的发送装置需要n个发送引脚将n位并行数据发送至片间互联的接收装置而言，本发明可以仅需m个发送引脚即可完成数据的发送，实现了在实现芯片间互联时，减少使用的引脚，进而降低了至少两个FPGA间连接的信号线的走线的复杂度，从而降低了芯片间互联的复杂性。并且片间互联的发送装置可以根据vld/rdy握手协议获取n位的并行数据，在转换为m位的传输数据后，根据vld/rdy握手协议将m位的传输数据通过m个发送引脚发送到至片间互联的接收装置，这样可以在片间互联的发送装置中兼容片上总数协议，提高了其兼容性能。
本发明实施例提供了一种片间互联的接收装置，如图6所示，包括：至少一个接收引脚21，串并数据转换电路22。串并数据转换电路22的输入端与至少一个接收引脚21连接，输出端与数据处理器连接。
串并数据转换电路22，用于根据vld/rdy握手协议通过m个接收引脚21获取片间互联的发送装置发送的m位的传输数据，将m位的传输数据转换为n位的并行数据，并根据vld/rdy握手协议将n位的并行数据发送至数据处理器。
其中，m为大于0的整数。n为大于m的整数。
具体的，在片间互联的发送装置向片间互联的接收装置发送m位的传输数据后，若片间互联的接收装置的并串数据转换电路22可以通过其与片间互联的发送装置连接的m个接收引脚21接收到m位的传输数据。并串数据转换电路22接收到m位的传输数据后，将其暂存，直到收到n位的数据，实现了将m位的传输数据转换至n位并行数据。在转换为n位的并行数据后，可以将其发送至数据处理器，使得数据处理器对n位的并行数据进行相应的处理。
需要说明的是，本发明实施例中的数据处理器可以片间互联接收装置中的一个处理器，可以是独立于片间互联接收装置的处理器，本发明对此不做限制。
需要说明的是，n位并行数据中不仅包含有需使用的待处理的数据，还包含有与待处理的数据有关的控制数据，地址数据等数据。
需要说明的是，在本发明实施例中，n位并行数据中n是预先确定的。其与所使用的片上总线有关。
进一步的，在实现片间互联的接收装置中，元件之间通常通过片上总线连接，即为接收引脚21通过片上总线与并串数据转换电路22连接。这样为了兼容片上总线的协议，例如AXI(Advanced eXtensibleInterface，先进扩展总线)协议，APB((Advanced Peripheral Bus，先进外设总线)协议等，本发明中，不同元件传输数据可以根据vld/rdy握手协议。
具体的，串并数据转换电路22，用于根据vld/rdy握手协议通过m个接收引脚21获取片间互联的发送装置发送的m位的传输数据，即为，片间互联的发送装置在向片间互联的接收装置发送m位的传输数据之前，先向片间互联的接收装置发送指示发送端发送的数据为有效数据的vld_s信号，此时串并数据转换电路22可以通过接收引脚21接收到vld_s信号，可以根据此vld_s信号获知片间互联的发送装置向其发送的数据为有效数据。此时，若串并数据转换电路22可以接收片间互联的发送装置发送的有效数据，则串并数据转换电路22向片间互联的发送装置指示接收端可以接收传输的数据的rdy_s信号。这样，串并数据转换电路22可以通过m个接收引脚21接收到片间互联的发送装置发送的m位的传输数据。
串并数据转换电路22并根据vld/rdy握手协议将n位的并行数据发送至数据处理器，即为串并数据转换电路22将m位的传输数据转换为n位的并行数据后，在向数据处理器发送n位的并行数据之前，先向数据处理器发送指示发送端发送的数据为有效数据的vld_s信号，此时数据处理器接收到此vld_s信号后，可以根据此vld_s信号获知串并数据转换电路22向其发送的数据为有效数据。此时，若数据处理器可以接收串并数据转换电路22发送的有效数据，则数据处理器向串并数据转换电路22发送指示接收端可以接收传输的数据的rdy_s信号。在串并数据转换电路22接收到数据处理器发送的rdy_s信号后，可以根据此rdy_s信号，获知数据处理器可以接收传输的数据，此时，串并数据转换电路22可以通过数据通道将n位并行数据发送至数据处理器。
需要说明的是，指示发送端发送的数据为有效数据的vld_s信号，与指示接收端可以接收传输的数据的rdy_s信号可以是相同的信号，可以是不同的信号，例如，vld_s信号通过低电平信号指示发送端发送的数据为有效数据，rdy_s信号通过高电平信号指示接收端可以接收传输的数据。本发明对此不做限制。
需要说明的是，若串并数据转换电路22向数据处理器发送指示发送端发送的数据为无效数据的vld_s信号时，此时数据处理器根据接收的vld_s信号可以获知串并数据转换电路22将要发送的数据为无效数据，所以数据处理器不处理串并数据转换电路22发送的数据。
若串并数据转换电路22接收的数据处理器发送的rdy_s信号为指示接收端不能接收传输的数据的rdy_s信号，串并数据转换电路22根据接收的rdy_s信号可以获知数据处理器不能接收传输的数据，所以串并数据转换电路22不再向数据处理器发送并行数据。
进一步的，上述片间互联的接收装置，如图7所示，还包括：异步FIFO处理器23。
串并数据转换电路22的输出端与数据处理器连接包括：串并数据转换电路22的输出端与异步FIFO处理器23的输入端连接。异步FIFO处理器23的输出端与数据处理器连接。
串并数据转换电路22，具体用于根据vld/rdy握手协议将n位的并行数据发送至异步FIFO处理器23。
异步FIFO处理器23，还用于接收并存储n位的并行数据，根据vld/rdy握手协议向数据处理器发送n位的并行数据。
具体的，异步FIFO处理器23设置在串并数据转换电路22与数据处理器之间，串并数据转换电路22将其转换的n位的并行数据发送至异步FIFO处理器23，由异步FIFO处理器23进行存储，并且数据处理器可以从异步FIFO处理器23获取n位的并行数据，这样，在数据处理器无法接收n位的并行数据时，串并数据转换电路22可以先将其转换的n位的并行数据缓存至异步FIFO处理器23，进而可以保证片间互联的发送装置正常的发送数据。并且，通过异步FIFO处理器23将串并数据转换电路22与数据处理器间隔开，串并数据转换电路22与数据处理器的运行时钟频率可以不同。即为串并数据转换电路22与数据处理器的数据传输速率可以不同，这样可以提高串并数据转换电路22的数据传输速率，进而提高数据传输的效率。
串并数据转换电路22将其转换的n位的并行数据发送至异步FIFO处理器23时需根据vld/rdy握手协议，即为，串并数据转换电路22再向异步FIFO处理器23发送n位的并行数据之前，先向异步FIFO处理器23发送指示发送端发送的数据为有效数据的vld_s信号，此时异步FIFO处理器23接收到此vld_s信号后，可以根据此vld_s信号获知串并数据转换电路22向其发送的数据为有效数据。此时，若异步FIFO处理器23可以接收串并数据转换电路22发送的有效数据，则异步FIFO处理器23向串并数据转换电路22发送指示接收端可以接收传输的数据的rdy_s信号。在串并数据转换电路22接收到异步FIFO处理器23发送的rdy_s信号后，可以根据此rdy_s信号，获知异步FIFO处理器23可以接收传输的数据，此时，串并数据转换电路22可以通过数据通道将n位的并行数据发送至异步FIFO处理器23。
异步FIFO处理器23将n位的并行数据发送至数据处理器时，也可以根据vld/rdy握手协议，即为异步FIFO处理器23再向数据处理器发送n位的并行数据之前，先向数据处理器发送指示发送端发送的数据为有效数据的vld_s信号，此时数据处理器接收到此vld_s信号后，可以根据此vld_s信号获知异步FIFO处理器23向其发送的数据为有效数据。此时，若数据处理器可以接收异步FIFO处理器23发送的有效数据，则数据处理器向异步FIFO处理器23发送指示接收端可以接收传输的数据的rdy_s信号。在异步FIFO处理器23接收到数据处理器发送的rdy_s信号后，可以根据此rdy_s信号，获知数据处理器可以接收传输的数据，此时，异步FIFO处理器23可以通过数据通道将n位的并行数据发送至数据处理器，使数据处理器从异步FIFO处理器13中获取需进行转换的n位的并行数据。
进一步的，上述片间互联的接收装置，如图8所示，还包括：同步FIFO处理器24。
串并数据转换电路22的输入端与至少一个接收引脚21连接包括：
串并数据转换电路22的输入端与同步FIFO处理器24的输出端连接，同步FIFO处理器24的输入端与至少一个接收引脚21连接。
同步FIFO处理器24，用于根据vld/rdy握手协议通过m个接收引脚21接收片间互联的发送装置发送的m位的传输数据，并存储m位的传输数据。
串并数据转换电路21，具体用于根据vld/rdy握手协议从同步FIFO处理器24中获取片间互联的发送装置发送的m位的传输数据。
具体的，同步FIFO处理器24设置在串并数据转换电路22于接收引脚21之间，片间互联的发送装置将m位的传输数据发送至片间互联的接收装置后，片间互联的接收装置的m个接收引脚21将接收的数据传输至同步FIFO处理器24中，至同步FIFO处理器24存储接收的m位的传输数据。串并数据转换电路22可以在同步FIFO处理器24中获取m位的传输数据，并对其进行转换。这样，在串并数据转换电路22暂时无法进行数据的转换时，通过同步FIFO处理器24可以先缓存片间互联的发送装置发送的传输数据，进而保证了片间互联的发送装置的正常发送。
片间互联的发送装置在向片间互联的接收装置发送m位的传输数据之前，先向片间互联的接收装置发送指示发送端发送的数据为有效数据的vld_s信号，此时同步FIFO处理器24可以通过接收引脚21接收到vld_s信号，可以根据此vld_s信号获知片间互联的发送装置向其发送的数据为有效数据。此时，若同步FIFO处理器24可以接收片间互联的发送装置发送的有效数据，则同步FIFO处理器24向片间互联的发送装置指示接收端可以接收传输的数据的rdy_s信号。这样，同步FIFO处理器24可以通过m个接收引脚21接收到片间互联的发送装置发送的m位的传输数据。
串并数据转换电路22根据vld/rdy握手协议从同步FIFO处理器24中获取片间互联的发送装置发送的m位的传输数据，即为：同步FIFO处理器24在获取了m位的传输数据后，可以向串并数据转换电路22发送指示发送端发送的数据为有效数据的vld_s信号，此时串并数据转换电路22接收到此vld_s信号后，可以根据此vld_s信号获知同步FIFO处理器24向其发送的数据为有效数据。此时，若串并数据转换电路22可以接收同步FIFO处理器24发送的有效数据，则串并数据转换电路22向同步FIFO处理器24发送指示接收端可以接收传输的数据的rdy_s信号。在同步FIFO处理器24接收到rdy_s信号后，可以根据此rdy_s信号，获知串并数据转换电路22可以接收传输的数据，此时，同步FIFO处理器24可以通过数据通道将m位传输数据发送至串并数据转换电路22。
本发明实施例提供了一种片间互联的接收装置，包括：至少一个接收引脚，串并数据转换电路。其中，串并数据转换电路的输入端与至少一个接收引脚连接，串并数据转换电路的输出端与数据处理器连接。串并数据转换电路，用于根据vld/rdy握手协议通过m个接收引脚获取片间互联的发送装置发送的m位的传输数据，将m位的传输数据转换为n位的并行数据，并根据vld/rdy握手协议将n位的并行数据发送至数据处理器。这样，在片间互联的发送装置将n位的并行数据转换为m位的传输数据后，通过m个发送引脚发送至片间互联的接收装置时，此接收装置可以通过其m个接收引脚接收m位的传输数据。并将其再转换为n位的并行数据。相对于现有技术中，片间互联的发送装置需要n个发送引脚将n位并行数据发送至片间互联的接收装置而言，本发明可以仅需m个发送引脚及m个接收引脚即可完成数据的发送，实现了在实现芯片间互联时，减少使用的引脚，进而降低了至少两个FPGA间连接的信号线的走线的复杂度，从而降低了芯片间互联的复杂性。
本发明实施例提供了一种片间互联的发送方法，如图9所示，包括：
101、片间互联的发送装置根据vld/rdy握手协议获取n位的并行数据。
其中，n为大于1的整数。
具体的，片间互联的发送装置可以从数据发送处理器中获取到需要发送至片间互联的接收装置的n位的并行数据。
进一步的，片间互联的发送装置在获取到需要发送至片间互联的接收装置的n位的并行数据后，可以将其先缓存起来。
102、将n位的并行数据转换为m位的传输数据。
其中，m为大于0小于n的整数。
具体的，片间互联的发送装置在获取到n位的并行数据后，可以根据实际能够使用的发送引脚的个数，将其转换为m位的传输数据。
进一步的，片间互联的发送装置将缓存的n位的并行数据根据实际能够使用的发送引脚的个数，将其转换为m位的传输数据。并在转换为m位的传输数据后，可以先缓存m位的传输数据。
103、将m位的传输数据根据vld/rdy握手协议通过m个发送引脚发送至片间互联的接收装置。
具体的，片间互联的发送装置在将n位的并行数据转换为m位的传输数据后，根据vld/rdy握手协议将m位的传输数据通过m个发送引脚发送至片间互联的接收装置。
进一步的，片间互联的发送装置将缓存的m位的传输数据根据vld/rdy握手协议将m位的传输数据通过m个发送引脚发送至片间互联的接收装置。
本发明实施例提供了一种片间互联的发送方法，应用于片间互联的发送装置。片间互联的发送装置根据vld/rdy握手协议获取n位的并行数据，并将n位的并行数据转换为m位的传输数据。并根据vld/rdy握手协议将m位的传输数据通过m个发送引脚发送至片间互联的接收装置。这样，片间互联的发送装置可以将需要发送至的n位并行数据通过并串数据转换电路，转换为m位的传输数据，进而可以仅需m个发送引脚将m位传输数据发送至片间互联的接收装置。相对于现有技术中，片间互联的发送装置需要n个发送引脚将n位并行数据发送至片间互联的接收装置而言，本发明可以仅需m个发送引脚即可完成数据的发送，实现了在实现芯片间互联时，减少使用的引脚，进而降低了至少两个FPGA间连接的信号线的走线的复杂度，从而降低了芯片间互联的复杂性。
本发明实施例提供了一种片间互联的接收方法，如图10所示，包括：
201、片间互联的接收装置根据vld/rdy握手协议通过m个接收引脚获取片间互联的发送装置发送的m位的传输数据。
其中，m为大于0的整数。
具体的，在片间互联的发送装置通过m个发送引脚发送了m位的传输数据后，片间互联的接收装置根据vld/rdy握手协议可以利用与片间互联的发送装置的m个发送引脚相对应的m个接收引脚获取片间互联的发送装置发送的m位的传输数据。
进一步的，片间互联的接收装置接收到m位的传输数据后，可以将其先进行缓存。
202、将m位的传输数据转换为n位的并行数据，并根据vld/rdy握手协议将n位的并行数据发送至数据处理器，以使得数据处理器处理n位的并行数据。
其中，n为大于m的整数。
具体的，片间互联的发送装置根据vld/rdy握手协议接收到m位的传输数据后，将m位的传输数据转换为n位的并行数据。并将n位的并行数据根据vld/rdy握手协议发送至数据处理器。这样，数据处理器可以对n位的并行数据进行相应的处理。
进一步的，片间互联的发送装置可以根据vld/rdy握手协议将缓存的m位的传输数据转换为n位的并行数据。并将转换后的n位的并行数据进行缓存，再将缓存的n位的并行数据发送至数据处理器。
本发明实施例提供了一种片间互联的接收方法，片间互联的接收装置根据vld/rdy握手协议通过m个接收引脚获取片间互联的发送装置发送的m位的传输数据。将m位的传输数据转换为n位的并行数据，并根据所述vld/rdy握手协议将n位的并行数据发送至数据处理器。这样，在片间互联的发送装置将n位的并行数据转换为m位的传输数据后，通过m个发送引脚发送至片间互联的接收装置时，此接收装置可以通过其m个接收引脚接收m位的传输数据。并将其再转换为n位的并行数据。相对于现有技术中，片间互联的发送装置需要n个发送引脚将n位并行数据发送至片间互联的接收装置而言，本发明可以仅需m个发送引脚及m个接收引脚即可完成数据的发送，实现了在实现芯片间互联时，减少使用的引脚，进而降低了至少两个FPGA间连接的信号线的走线的复杂度，从而降低了芯片间互联的复杂性。
本发明实施例提供了一种片间互联的***，如图11所示，包括：片间互联的发送装置31，及片间互联的接收装置32。
其中，片间互联的发送装置31为上述实施例所述的片间互联的发送装置。
片间互联的接收装置32为上述实施例所述的片间互联的接收装置。
本发明实施例提供了一种片间互联的发送、接收装置及发送、接收方法及***，片间互联的发送装置包括：并串数据转换电路，至少一个发送引脚；其中，并串数据转换电路的输入端与数据发送处理器连接，并串数据转换电路的输出端与至少一个发送引脚连接。并串数据转换电路，用于根据vld/rdy握手协议从数据发送处理器中获取n位的并行数据，将n位的并行数据转换为m位的传输数据，并根据vld/rdy握手协议将m位的传输数据通过m个发送引脚发送至片间互联的接收装置。这样，片间互联的发送装置可以将需要发送至的n位并行数据通过并串数据转换电路，转换为m位的传输数据，进而可以仅需m个发送引脚将m位传输数据发送至片间互联的接收装置。相对于现有技术中，片间互联的发送装置需要n个发送引脚将n位并行数据发送至片间互联的接收装置而言，本发明可以仅需m个发送引脚即可完成数据的发送，实现了在实现芯片间互联时，减少使用的引脚，进而降低了至少两个FPGA间连接的信号线的走线的复杂度，从而降低了芯片间互联的复杂性。
在本申请所提供的几个实施例中，应该理解到，所揭露的***，装置和方法，可以通过其它的方式实现。例如，以上所描述的装置实施例仅仅是示意性的，例如，所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个单元或组件可以结合或者可以集成到另一个***，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口，装置或单元的间接耦合或通信连接，可以是电性，机械或其它的形式。
所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目的。
另外，在本发明各个实施例中的各功能单元可以集成在一个处理单元中，也可以是各个单元单独物理包括，也可以两个或两个以上单元集成在一个单元中。上述集成的单元既可以采用硬件的形式实现，也可以采用硬件加软件功能单元的形式实现。
上述以软件功能单元的形式实现的集成的单元，可以存储在一个计算机可读取存储介质中。上述软件功能单元存储在一个存储介质中，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网络设备等)执行本发明各个实施例所述方法的部分步骤。而前述的存储介质包括：U盘、移动硬盘、只读存储器(Read-Only Memory，简称ROM)、随机存取存储器(Random Access Memory，简称RAM)、磁碟或者光盘等各种可以存储程序代码的介质。
最后应说明的是：以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。

Claims (10)

1.一种片间互联的发送装置，其特征在于，包括：并串数据转换电路，至少一个发送引脚；所述并串数据转换电路的输出端与所述至少一个发送引脚连接；所述并串数据转换电路的输入端与数据发送处理器连接；
所述并串数据转换电路，用于根据vld/rdy握手协议从所述数据发送处理器中获取n位的并行数据，将所述n位的并行数据转换为m位的传输数据，并根据vld/rdy握手协议将所述m位的传输数据通过m个所述发送引脚发送至片间互联的接收装置；所述n为大于1的整数，所述m为大于0小于n的整数。
2.根据权利要求1所述的发送装置，其特征在于，还包括：异步先入先出FIFO处理器；
所述并串数据转换电路的输入端与数据发送处理器连接包括：所述异步FIFO处理器的输入端与所述数据发送处理器连接；所述异步FIFO处理器的输出端与所述并串数据转换电路的输入端连接；
所述异步FIFO处理器，用于从所述数据发送处理器中获取并存储所述n位的并行数据；
所述并串数据转换电路，具体用于根据vld/rdy握手协议从所述异步FIFO处理器中获取所述n位的并行数据。
3.根据权利要求1或2所述的发送装置，其特征在于，还包括：同步FIFO处理器；
所述并串数据转换电路的输出端与所述至少一个发送引脚连接包括：
所述同步FIFO处理器的输入端与所述并串数据转换电路的输出端连接，所述同步FIFO处理器的输出端与所述至少一个发送引脚连接；
所述并串数据转换电路，具体用于根据所述vld/rdy握手协议将所述m位的传输数据发送至所述同步FIFO处理器；
所述同步FIFO处理器，用于接收并存储所述m位的传输数据，并根据所述vld/rdy握手协议将所述m位的传输数据通过m个所述发送引脚发送至片间互联的接收装置。
4.根据权利要求3所述的发送装置，其特征在于，还包括：输入输出处理器IOP；
所述同步FIFO处理器的输出端与所述至少一个发送引脚连接包括：所述同步FIFO处理器的输出端与所述IOP的输入端连接，所述IOP的输出端与所述至少一个发送引脚连接；
所述同步FIFO处理器，具体用于根据vld/rdy握手协议将所述m位的传输数据发送至所述IOP；
所述IOP，用于接收所述m位的传输数据，并将所述m位的传输数据利用m个所述发送引脚发送至所述片间互联的接收装置。
5.一种片间互联的接收装置，其特征在于，包括：至少一个接收引脚，串并数据转换电路；所述串并数据转换电路的输入端与所述至少一个接收引脚连接，所述串并数据转换电路的输出端与数据处理器连接；
所述串并数据转换电路，用于根据vld/rdy握手协议通过m个所述接收引脚获取片间互联的发送装置发送的m位的传输数据，将所述m位的传输数据转换为n位的并行数据，并根据vld/rdy握手协议将所述n位的并行数据发送至数据处理器；所述m为大于0的整数；所述n为大于m的整数。
6.根据权利要求5所述的接收装置，其特征在于，还包括：异步先入先出FIFO处理器；
所述串并数据转换电路的输出端与数据处理器连接包括：
所述串并数据转换电路的输出端与所述异步FIFO处理器的输入端连接；
所述串并数据转换电路，具体用于根据vld/rdy握手协议将所述n位的并行数据发送至所述异步FIFO处理器；
所述异步FIFO处理器，还用于接收并存储所述n位的并行数据，根据所述vld/rdy握手协议向所述数据处理器发送所述n位的并行数据。
7.根据权利要求6所述的接收装置，其特征在于，还包括：同步FIFO处理器；
所述串并数据转换电路的输入端与所述至少一个接收引脚连接包括：
所述串并数据转换电路的输入端与所述同步FIFO处理器的输出端连接，所述同步FIFO处理器的输入端与所述至少一个接收引脚连接；
所述同步FIFO处理器，用于根据所述vld/rdy握手协议通过m个所述接收引脚接收片间互联的发送装置发送的m位的传输数据，并存储所述m位的传输数据；
所述串并数据转换电路，具体用于根据所述vld/rdy握手协议从所述同步FIFO处理器中获取片间互联的发送装置发送的m位的传输数据。
8.一种片间互联的发送方法，其特征在于，包括：
片间互联的发送装置根据vld/rdy握手协议获取n位的并行数据；所述n为大于1的整数；
将所述n位的并行数据转换为m位的传输数据；所述m为大于0小于n的整数；
将所述m位的传输数据根据所述vld/rdy握手协议通过m个发送引脚发送至片间互联的接收装置。
9.一种片间互联的接收方法，其特征在于，包括：
片间互联的接收装置根据vld/rdy握手协议通过m个接收引脚获取片间互联的发送装置发送的m位的传输数据；所述m为大于0的整数；
将所述m位的传输数据转换为n位的并行数据，并根据所述vld/rdy握手协议将所述n位的并行数据发送至数据处理器，以使得所述数据处理器处理所述n位的并行数据；所述n为大于m的整数。
10.一种片间互联的***，其特征在于，包括：片间互联的发送装置，及片间互联的接收装置；其中，
所述片间互联的发送装置为权利要求1-4任一项所述的片间互联的发送装置；
所述片间互联的接收装置为权利要求5-7任一项所述的片间互联的接收装置。
CN201510305010.0A 2015-06-04 2015-06-04 片间互联的发送、接收装置及发送、接收方法及*** Pending CN104991883A (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN201510305010.0A CN104991883A (zh) 2015-06-04 2015-06-04 片间互联的发送、接收装置及发送、接收方法及***
PCT/CN2015/087690 WO2016192211A1 (zh) 2015-06-04 2015-08-20 片间互联的发送、接收装置及发送、接收方法及***

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201510305010.0A CN104991883A (zh) 2015-06-04 2015-06-04 片间互联的发送、接收装置及发送、接收方法及***

Publications (1)

Publication Number Publication Date
CN104991883A true CN104991883A (zh) 2015-10-21

Family

ID=54303699

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201510305010.0A Pending CN104991883A (zh) 2015-06-04 2015-06-04 片间互联的发送、接收装置及发送、接收方法及***

Country Status (2)

Country Link
CN (1) CN104991883A (zh)
WO (1) WO2016192211A1 (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107426076A (zh) * 2017-07-18 2017-12-01 成都天锐星通科技有限公司 一种电子设备、信息处理方法及信息传输方法
CN116450569A (zh) * 2023-06-14 2023-07-18 苏州浪潮智能科技有限公司 一种片间互联***、一种数据传输方法

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112699077B (zh) * 2020-12-30 2024-03-29 上海安路信息科技股份有限公司 Fpga芯片及fpga子芯片的互联方法
CN116822445B (zh) * 2023-08-25 2023-11-03 成都金支点科技有限公司 一种用于高速并行计算的片间总线协议实现方法
CN117376116B (zh) * 2023-10-08 2024-05-17 苏州异格技术有限公司 虚拟交换机的配置方法、装置、计算机设备及存储介质

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7058120B1 (en) * 2002-01-18 2006-06-06 Xilinx, Inc. Integrated high-speed serial-to-parallel and parallel-to-serial transceiver
US7086025B1 (en) * 2003-10-23 2006-08-01 Adaptec, Inc. Programmable logic device partitioning method for application specific integrated circuit prototyping
CN101719177A (zh) * 2009-11-02 2010-06-02 北京中星微电子有限公司 ***建模和仿真的方法及装置
CN101833502A (zh) * 2010-04-15 2010-09-15 上海华为技术有限公司 Asic芯片验证方法和可编程门阵列
CN102567587A (zh) * 2012-01-04 2012-07-11 青岛海信信芯科技有限公司 Fpga互联装置及方法
CN104025069A (zh) * 2011-12-15 2014-09-03 马维尔国际贸易有限公司 用于fpga原型化的串行接口
CN104239239A (zh) * 2013-06-17 2014-12-24 瑞祺电通股份有限公司 在线同步备份***方法及其装置
CN104298634A (zh) * 2014-09-24 2015-01-21 四川九洲电器集团有限责任公司 基于fpga和dsp的数据传输***

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7058120B1 (en) * 2002-01-18 2006-06-06 Xilinx, Inc. Integrated high-speed serial-to-parallel and parallel-to-serial transceiver
US7086025B1 (en) * 2003-10-23 2006-08-01 Adaptec, Inc. Programmable logic device partitioning method for application specific integrated circuit prototyping
CN101719177A (zh) * 2009-11-02 2010-06-02 北京中星微电子有限公司 ***建模和仿真的方法及装置
CN101833502A (zh) * 2010-04-15 2010-09-15 上海华为技术有限公司 Asic芯片验证方法和可编程门阵列
CN104025069A (zh) * 2011-12-15 2014-09-03 马维尔国际贸易有限公司 用于fpga原型化的串行接口
CN102567587A (zh) * 2012-01-04 2012-07-11 青岛海信信芯科技有限公司 Fpga互联装置及方法
CN104239239A (zh) * 2013-06-17 2014-12-24 瑞祺电通股份有限公司 在线同步备份***方法及其装置
CN104298634A (zh) * 2014-09-24 2015-01-21 四川九洲电器集团有限责任公司 基于fpga和dsp的数据传输***

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107426076A (zh) * 2017-07-18 2017-12-01 成都天锐星通科技有限公司 一种电子设备、信息处理方法及信息传输方法
CN107426076B (zh) * 2017-07-18 2020-06-30 成都天锐星通科技有限公司 一种电子设备、信息处理方法及信息传输方法
CN116450569A (zh) * 2023-06-14 2023-07-18 苏州浪潮智能科技有限公司 一种片间互联***、一种数据传输方法
CN116450569B (zh) * 2023-06-14 2023-08-15 苏州浪潮智能科技有限公司 一种片间互联***、一种数据传输方法

Also Published As

Publication number Publication date
WO2016192211A1 (zh) 2016-12-08

Similar Documents

Publication Publication Date Title
CN104991883A (zh) 片间互联的发送、接收装置及发送、接收方法及***
US9367499B2 (en) System on chip for enhancing quality of service and method of controlling the same
JP5232019B2 (ja) 複数のプロセッサコア用の装置、システム、及び方法
EP3827356A1 (en) Unified address space for multiple hardware accelerators using dedicated low latency links
US9684615B1 (en) Apparatus and methods for multiple-channel direct memory access
KR20150090860A (ko) 유효 인코딩을 위한 방법 및 장치
CN111026697A (zh) 核间通信方法、***、电子器件以及电子设备
CN108462620B (zh) 一种吉比特级SpaceWire总线***
WO2004102411A1 (en) Controller interface
US9891653B2 (en) Techniques for clock rate changes during data rate changes in an integrated circuit (IC)
US11636061B2 (en) On-demand packetization for a chip-to-chip interface
CN115622954A (zh) 数据传输方法、装置、电子设备及存储介质
CN111274193A (zh) 数据处理装置及方法
CN112882989B (zh) 协议处理***和协议数据处理方法
CN111274194A (zh) 数据处理装置及其控制方法
US9509780B2 (en) Information processing system and control method of information processing system
US10769079B2 (en) Effective gear-shifting by queue based implementation
CN106940684A (zh) 一种按比特写数据的方法及装置
US20080298381A1 (en) Apparatus for queue management of a global link control byte in an input/output subsystem
CN114610661B (zh) 数据处理装置、方法和电子设备
CN117009276B (zh) 一种基于axi总线的信号压缩传输的方法、装置及***
CN111865741B (zh) 数据传输方法及数据传输***
WO2019054080A1 (ja) 送信装置、送信方法、受信装置及び受信方法
CN118012798B (zh) 芯片间互联控制方法、装置和存储介质
CN115002133B (zh) 基于多个接口的数据传输确定方法及装置

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C41 Transfer of patent application or patent right or utility model
TA01 Transfer of patent application right

Effective date of registration: 20160721

Address after: 266555 Qingdao economic and Technological Development Zone, Shandong, Hong Kong Road, No. 218

Applicant after: Qingdao Hisense Electric Co., Ltd.

Address before: 266100 Zhuzhou Road, Laoshan District, Shandong, No. 151, No.

Applicant before: Qingdao Hisense Xinxin Technology Co., Ltd.

RJ01 Rejection of invention patent application after publication
RJ01 Rejection of invention patent application after publication

Application publication date: 20151021