CN104969351A - 三维存储器结构 - Google Patents

三维存储器结构 Download PDF

Info

Publication number
CN104969351A
CN104969351A CN201480007712.4A CN201480007712A CN104969351A CN 104969351 A CN104969351 A CN 104969351A CN 201480007712 A CN201480007712 A CN 201480007712A CN 104969351 A CN104969351 A CN 104969351A
Authority
CN
China
Prior art keywords
section
column
area
stacking
fet
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201480007712.4A
Other languages
English (en)
Other versions
CN104969351B (zh
Inventor
刘海涛
C.V.莫里
K.K.帕拉特
孙杰
黄广宇
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Intel Corp
Original Assignee
Intel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Intel Corp filed Critical Intel Corp
Publication of CN104969351A publication Critical patent/CN104969351A/zh
Application granted granted Critical
Publication of CN104969351B publication Critical patent/CN104969351B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66833—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a charge trapping gate insulator, e.g. MNOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7889—Vertical transistors, i.e. transistors having source and drain not in the same horizontal plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H01L29/7926—Vertical transistors, i.e. transistors having source and drain not in the same horizontal plane
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1434—Memory
    • H01L2924/1435—Random access memory [RAM]
    • H01L2924/1438—Flash memory

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

用于制作三维存储器结构的方法包括：形成阵列堆叠；在阵列堆叠之上创建牺牲材料层；刻蚀通过牺牲材料层和阵列堆叠的孔；在所述孔中创建半导体材料的立柱以形成至少两个竖直堆叠的闪存单元，所述至少两个竖直堆叠的闪存单元使用所述立柱作为共用主体；去除围绕所述立柱的至少一些牺牲材料层，以便暴露所述立柱的一部分；以及使用所述立柱的所述部分作为FET的主体来形成场效应晶体管（FET）。

Description

三维存储器结构
背景技术
本主题涉及半导体存储器，并且更具体地涉及三维NAND闪存阵列。
许多类型的半导体存储器是已知的。一些存储器是易失性的并且在去除电源的情况下将丢失其内容。一些存储器是非易失性的，并且即使在去除电源之后也将保存存储在存储器中的信息。一种类型的非易失性存储器是闪存，其在存储器单元的电荷存储区域中存储电荷。在浮置栅极闪存单元中，放置在金属氧化物硅场效应晶体管（MOSFET）的控制栅极和沟道之间的导电浮置栅极被用于存储电荷。在电荷捕获闪存（CTF）单元中，非导电材料层（诸如氮化物膜）被用于在MOSFET的控制栅极和沟道之间存储电荷。基于MOSFET的闪存单元的阈值电压可以通过改变存储在单元的电荷存储区中的电荷量来改变，并且阈值电压可以被用来指示存储在闪存单元中的值。
针对闪存的一个常用架构是NAND闪存架构。在NAND闪存架构中，两个或更多个闪存单元以源极到漏极的方式被耦合在一起成为串，其中个体单元控制栅极耦合到控制线，诸如字线。选择门（其可以是标准MOSFET）可以在任一端耦合到NAND串，以便把NAND串在NAND串的一端耦合到源极线，并且在NAND串的另一端耦合到位线。
一些NAND闪存器件可以在NAND串的三维阵列中创建闪存单元的堆叠。闪存单元的堆叠可以包括任何数量的闪存单元，该闪存单元具有竖直布置的源极、沟道和漏极，以使得在该单元被彼此上下地放置时，它们形成竖直NAND串。竖直NAND串可以放置在选择门之上，该选择门可以把该串耦合到源极线，并且可以把另一选择门放置在竖直NAND串之上以便把该串耦合到位线。
附图说明
合并到说明书中并构成说明书一部分的附图图示了各种实施例。附图与一般描述一起用于解释各种原理。在附图中：
图1示出了三维NAND闪存的实施例的侧剖视图；
图2示出了三维NAND闪存的替代实施例的侧剖视图；
图3示出了三维NAND闪存的示意图；
图4是使用三维NAND闪存的电子***的实施例的框图；
图5是制作三维存储器结构的方法的实施例的流程图；
图6A-H示出了图5中所示的方法的各个阶段的侧剖视图；
图7是形成场效应晶体管（FET）的方法的实施例的流程图；
图8是形成FET的方法的替代实施例的流程图；以及
图9是制作三维存储器结构的方法的替代实施例的流程图。
具体实施方式
在下面的详细描述中，作为示例阐述了许多具体细节以便提供对相关教导的透彻理解。然而，对于本领域技术人员来说应当显而易见的是，当前的教导可以在没有这些细节的情况下被实践。在其它实例中，公知的方法、过程和部件以相对较高的层级被描述而不详述，以便避免不必要地使当前概念的各个方面模糊。在描述本公开的各个实施例时使用了许多描述性术语和短语。这些描述性术语和短语用于传达对于本领域技术人员来说通常得到认可的含义，除非在本说明书中给出了不同的定义。现在详细参考附图中图示并且在下面讨论的示例。
图1示出了三维（3D）NAND闪存100的实施例的侧剖视图。虽然3D NAND闪存100的物理取向可以关于重力发生改变，但出于本公开和关联的权利要求的目的，朝向衬底101平面的方向（其垂直于图1中附图页面的底部）被认为是向下。因此图1的视图来自侧面，并且如果在图1中示出的层（诸如位线层107）比另一层（诸如源极层102）距页面的底部更远，那么该层（在本示例中为位线层107）在另一层（诸如源极层102）之上。其它剖视图应当被类似地理解。
图2示出了3D NAND闪存200的替代实施例的侧剖视图。一些附图标记与图1共用，因为3D NAND闪存200的具有共用附图标记的各部分与3D NAND闪存100的对应部分相同。
图3示出了对应于图1的3D NAND闪存100或图2的3D NAND闪存200的三维NAND闪存300的示意图。这三幅图针对它们的共用部分被同时讨论，但是在实施例相异时单独讨论。3D NAND闪存100、200、300可以是集成电路（诸如NAND闪存器件、处理器或某种其它类型的集成电路）的一部分。
3D NAND闪存100、200可以被制作在衬底101上，衬底101在一些实施例中可以是硅晶片。衬底101在导电源极层102之下可以具有各种层、膜、图案化区域、掺杂区域、或其它材料，因此衬底101与简单的原始晶片相比可以指代更多。导电源极层102可以被用作存储器阵列的源极线302。导电源极层102可以由源极线材料制成，源极线材料是导电的并且在一些实施例中可以用作刻蚀停止部。
选择门源极（SGS）金属氧化物半导体场效应晶体管（MOSFET或简化FET）110（其在图3中可以由FET310表示）可以被制作成耦合到导电源极层102。SGS FET110可以包括被制作在导电选择门源极层中的控制栅极，导电选择门源极层可以由任何导电材料制成，但是在一些实施例中可以利用高掺杂的多晶硅制成。源极控制线311可以耦合到导电选择门源极层中的SGS FET110、310的控制栅极。选择门源极层可以通过第一绝缘层103与导电源极层102隔离，第一绝缘层103可以由任何绝缘材料制成，但是在一些实施例中，可以是氧化物或氮化物。一个或多个膜可以形成栅极电介质，栅极电介质被放置在选择门源极层的材料和半导体材料的立柱150之间，半导体材料的立柱150可以被用作SGS FET110的主体和/或沟道。半导体材料的立柱是主要由在基本竖直方向上延伸通过集成电路的多个层的半导体材料构成的结构。
立柱150可以延伸通过3D NAND闪存100、200多个层。立柱150可以是任何合适的半导体材料，包括但不限于硅、多晶硅、掺杂多晶硅、砷化镓（GaAs）、或其它半导体材料。立柱150在各个实施例中可以是半导体材料的单个整体立柱，在立柱150内不具有任何界面、接缝或大的缺陷。立柱150在一些实施例中可以由一个制作过程按照其整体长度被创建，以使得立柱150遍及其长度在组成方面是相对均匀的。立柱150可以在基本上垂直方向从源极层102开始延伸，但是在每个实施例中在立柱150和源极层102之间形成的角可以不是精确的90o。立柱150可以逐渐变细，或者依赖于实施例，它可以遍及其高度具有相对恒定的直径。在其它实施例中，立柱150可以具有不规则的直径，在一些层更宽并且在其它层较窄。立柱150的剖面可以大体上是圆形，但是其它实施例可以具有椭圆形、多边形或任何其它形状的剖面。
存储器单元的堆叠120可以形成在SGS FET110之上。存储器单元的堆叠120可以竖直形成，针对具有两个存储器单元的堆叠，表示一个存储器单元132在另一存储器单元131之上。任何数量的存储器单元可以被包括在存储器单元的堆叠120中，存储器单元的堆叠120可以如图3的NAND串320所示的那样。一些实施例在竖直NAND串中可以包括2n个存储器单元，诸如4、8、16、32或64个存储器单元。其它实施例在NAND串中可以包括不是2的乘方的许多个存储器单元，并且可以包括用于错误校正码、冗余或其它目的的存储器单元。对于在存储器单元的堆叠120中具有多于两个存储器单元的实施例，堆叠的竖直取向可以被理解为第二单元被放置在第一单元之上，第三单元被放置在第二单元之上，并且第四单元被放置在第三单元之上，其中附加单元类似地被放置在其它单元之上。在一些实施例中，这些单元可以不精确地放置在其它单元之上，因为可以存在如下的一些实施例：其中各种层可以具有不同尺寸或彼此稍微偏心，但是存储器单元的堆叠120的各个单元使用半导体材料的立柱150作为共用部分并且形成它们的沟道。
在一些实施例中，存储器单元可以使用场效应晶体管（FET）131、331、132、332来形成，该场效应晶体管具有位于控制栅极和沟道之间的电荷存储机构。电荷存储机构133、134可以是导电浮置栅极，如可以在浮置栅极闪存中所使用的那样，或者可以是电荷捕获层，如可以在电荷捕获闪存（CTF）（其也可以被称为硅-氧化物-氮化物-氧化物-硅（SONOS）存储器）中所使用的那样。这些机构或某种其它机构可以被用于各种实施例并且一般地表示在附图中。SGS FET的电荷存储机构133、134以及栅极氧化物可以通过下述方式来形成：在孔或开口内部沉积一个或多个膜，该孔或开口形成在3D闪存制作在其中的集成电路的在建版本中，例如在图6B中示出并且在下面相对于图6B描述的孔631；和/或在形成多晶硅立柱150之前的一个或多个时段内在孔内部进行刻蚀。
存储器单元的堆叠120可以包括各种材料层。在所示的实施例中，存储器单元的堆叠120包括交替的绝缘层121、123、125和导电层122、124。如果在堆叠120中包括更多的存储器单元，则在堆叠120中可以包括更多的层。在一些实施例中可以包括其它层和/或膜。图3的示意图的第一闪存单元331可以对应于图1和2的闪存单元131，并且图3的第二闪存单元332可以对应于图1和2的闪存单元132。图3的第一字线322可以与闪存单元131、331的控制栅极一起在导电层122中形成，并且图3的第二字线324可以与闪存单元132、332的控制栅极一起在导电层124中形成。绝缘层可以利用任何类型的绝缘材料制成。堆叠120的导电层可以由任何类型的导电材料制成，但是在一些实施例中可以利用掺杂的多晶硅制成并且在至少一个实施例中可以是n掺杂的。
闪存单元131、132的沟道可以在充当共用主体的立柱150中形成。立柱150还把闪存单元131、132耦合在一起以形成闪存单元的NAND串。通过使用半导体材料的立柱用于在FET之间不具有中断的沟道，各缺陷可对通过NAND串的电流流动具有较小影响，并且在NAND串导通时可以存在通过NAND串的较低的电压损失。可以帮助减小缺陷对通过NAND串的电流流动的影响的另一参数是减小的尺寸偏移（dimensional offset）。如果层之间的偏移被减小，则尺寸偏移可以被减小。一些实施例在选择门源极FET110和/或闪存单元131、132的沟道区域中可以具有其它材料，诸如多晶硅层间电介质膜（inter-poly dielectric film），其不是半导体材料的立柱150的一部分，但是只要被激活的切换器件（诸如选择门源极FET110和/或闪存单元131、132）的导电沟道的一部分在半导体材料的立柱150中，沟道就可以被认为是形成在半导体材料的立柱150中。
选择门漏极（SGD）FET140、240（其在图3中可以由FET340表示）可以被制作在存储器单元的堆叠120之上。顶上为SGD FET的存储器单元的堆叠120可以称为门控竖直NAND串。图1的SGD FET140稍微不同于图2的SGD FET240，所以它们将被分开讨论。图1的SGD FET140可以包括被制作在导电层126中的控制栅极，导电层126可以由任何导电材料制成，但是在至少一个实施例中可以是掺杂的多晶硅。对应于图3的源极控制线341的源极控制线可以耦合到导电层126中的SGD FET140的控制栅极。导电层126可以通过一个或多个绝缘层106与位线107隔离，位线107对应于图3的位线307，绝缘层106可以由任何绝缘材料制成，但是在至少一些实施例中可以由氮化硅材料制成。栅极氧化物141可以被放置在SGD FET140的位于立柱150中的主体154和位于导电层126中的控制栅极之间。在一些实施例中，栅极氧化物141可以向下延伸超出导电层126，并且在一些实施例中，可以延伸立柱150的长度。高掺杂区域155可以位于立柱150的顶部以允许形成与位线107的欧姆接触。在一些实施例中，掺杂质可以是n+掺杂剂，诸如砷（As）或磷（P）。高掺杂可以被定义为每立方厘米（cm3）大约1019或更多个原子的浓度。
在一些实施例中，与存储器单元131、132的共用主体的剖面面积相比，立柱150针对SGD FET140的主体154可以具有更小的剖面面积。立柱150可以被划分成虚拟区段，虚拟区段具有：第一区段，其包括两个或更多个堆叠闪存单元131、132的主体，并且具有第一剖面面积；第二区段，其具有位于闪存单元131、132之上的第二剖面面积，诸如邻近绝缘层125处的面积；以及第三区段，其包括具有第三剖面面积的SGD FET140的主体。如果立柱150不具有遍及区段恒定的剖面面积，则区段的剖面面积可以是该区段中的最小剖面面积。在实施例中，第二剖面面积至少如第一剖面面积或第三剖面面积中较小的那个一样大。在一些实施例中，第三剖面面积可以比第一剖面面积大或小，但是在一些实施例中，立柱150通过第一区段、第二区段和第三区段可以维持基本上不变的剖面面积。
在图2的实施例中，选择门漏极（SGD）FET240（其在图3中可以由FET340表示）可以被制作在存储器单元的堆叠120之上。SGD FET240可以包括在导电层226中制作的控制栅极，导电层226可以由任何导电材料制成，但是在至少一个实施例中可以是掺杂的多晶硅。对应于图3的源极控制线341的源极控制线可以耦合到导电层226中的SGD FET240的控制栅极。导电层226可以通过一个或多个绝缘层206与位线层207隔离，绝缘层206可以由任何绝缘材料制成，但是在至少一些实施例中可以由氮化硅材料制成。栅极氧化物241可以被放置在SGD FET240的位于立柱150中的主体254和位于导电层226中的控制栅极之间。在一些实施例中，栅极氧化物241可以向下延伸超出导电层226，并且在一些实施例中，可以如所示的那样延伸立柱150的长度。导电层226可以延伸到接近立柱150的顶部，并且栅极氧化物241可以延伸到立柱150的顶部的至少一部分之上，其中绝缘层206在本实施例中在立柱150的顶部的至少一部分之上延伸。半导体材料255的高掺杂区段可以延伸通过绝缘层206。被绝缘层206围绕的半导体材料255的该区段的剖面面积可以小于立柱150在形成SGD FET240的主体254处的剖面面积。高掺杂区域可以延伸到立柱150的顶部中并且向外延伸到立柱150的边缘，以使得高掺杂区域具有与立柱顶部的剖面面积相等的剖面面积。
在一些实施例中，立柱150在形成SGD FET240处可以具有比立柱150的用于存储器单元131、132的剖面面积小的剖面面积。立柱150可以被划分成虚拟区段，虚拟区段具有：第一区段，其包括两个或更多个堆叠闪存单元131、132的主体，并且具有第一剖面面积；第二区段，其具有位于闪存单元131、132之上的第二剖面面积，诸如邻近绝缘层125处的面积；以及第三区段，其包括具有第三剖面面积的SGD FET240的主体。在实施例中，第二剖面面积至少如第一剖面面积或第三剖面面积中较小的那个一样大。在一些实施例中，第三剖面面积可以比第一剖面面积大或小，但是在一些实施例中，立柱150通过第一区段、第二区段和第三区段可以维持基本上不变的剖面面积，如图2中所示的。
图4是电子***400的实施例的框图，该电子***400具有使用门控竖直NAND串的存储器410。监控电路401利用控制/地址线403和数据线404耦合到存储器器件410。在一些实施例中，数据和控制可以利用相同的线。监控电路401可以包括处理器、微处理器、微控制器、有限状态机、或某种其它类型的控制电路。监控电路401在一些实施例中可以执行程序指令。在一些实施例中，监控电路401可以被集成在与存储器器件410相同的封装中或甚至在相同管芯上。在一些实施例中，监控电路401可以与控制电路411集成，从而允许一些相同电路被用于两种功能。监控电路401可以具有用于程序存储和中间数据的外部存储器（诸如随机存取存储器（RAM）和只读存储器（ROM）），或者它可以具有内部RAM 或ROM。在一些实施例中，监控电路401可以使用存储器器件410用于程序或数据存储。程序在监控电路401上的运行可以实施许多不同的功能，包括但不限于操作***、文件***、存储器块重映射以及错误管理。
在一些实施例中，提供外部连接402。外部连接402耦合到随后可以耦合到监控电路401的输入/输出（I/O）电路405并且允许监控电路401与外部器件通信。在一些实施例中，I/O电路405可以与监控电路401集成以使得外部连接402直接耦合到监控电路401。如果电子***400是存储***，则外部连接402可以用于为外部器件提供非易失性存储。电子***400可以是固态驱动器（SSD）、USB指状驱动器、安全数字卡（SD卡）或任何其它类型的存储***。外部连接402可以被用于使用标准或专有通信协议连接到计算机或其它智能器件，诸如移动电话或数字摄像机。可以与外部连接402兼容的计算机通信协议的示例包括但不限于下列协议的任何版本：通用串行总线（USB）、串行高级技术附件（SATA）、小型计算机***互联（SCSI）、光纤信道、并行高级技术附件（PATA）、集成驱动电子装置（IDE）、以太网、IEEE-1394、安全数字卡接口（SD卡）、紧凑闪存接口、记忆棒接口、***部件互联（PCI）或快速PCI（PCI-e）。
如果电子***400是计算***，诸如移动电话、平板电脑、笔记本计算机、机顶盒、或某种其它类型的计算***，则外部连接402可以是网络连接，诸如但不限于下列协议的任何版本：电气与电子工程协会（IEEE）802.3、IEEE802.11、电缆数据服务接口规范（DOCSIS）、数字电视标准（诸如地面数字视频广播（DVB）、电缆DVB和高级电视委员会标准（ATSC））以及移动电话通信协议（诸如全球移动通信***（GSM）、诸如CDMA2000之类的基于码分多址（CDMA）的协议以及长期演进（LTE））。
存储器器件410可以包括门控竖直NAND串的阵列417。 门控竖直NAND串可以包括具有两个或更多堆叠的存储器单元的堆叠，其顶上是FET。在一些实施例中，门控竖直NAND串可以使用本文描述的方法之一来形成，并且门控竖直NAND串在一些实施例中可以与图1或图2中所示的3D NAND闪存一致。地址线和控制线403可以被控制电路411、I/O电路413和地址电路412接收和解码，地址电路412可以向存储器阵列417提供控制。I/O电路413可以耦合到数据线404，从而允许从处理器401接收数据和向处理器401发送数据。从存储器阵列417读取的数据可以被临时存储在读取缓冲器419中。要被写入到存储器阵列417的数据在被传送到存储器阵列417之前可以被临时存储在写入缓冲器418中。所述阵列417可以由字线驱动器414控制，位线驱动器415和读出放大器416可以被用于确定具有阵列417的存储器的状态。
图4中图示的***已被简化以便促进对存储器特征的基本理解。许多不同实施例是可能的，这些实施例包括使用固态驱动控制器作为监控电路401和I/O电路405来控制多个存储器器件410充当固态驱动器。另一实施例可以使用处理器用于具有附加功能的监控电路401和I/O电路405（诸如驱动显示器的视频图形控制器以及针对以人为导向的I/O的其它器件）以实施个人计算机、个人计算机或智能电话。
图5是制作三维存储器结构的方法的实施例的流程图500，并且图6A-H示出图5中所示方法的各个阶段的侧剖视图。图5和图6A-H在下面被一起讨论。流程图500可以开始于在方框501处形成3D存储器结构。可以提供一基部，该基部可以包括衬底601之上的导电源极层602。如上面描述的，在创建源极层602之前，衬底可以包括可以或可以不被图案化的一个或多个材料层和或材料膜。导电源极层602可以由导电的源极材料制成并且在一些实施例中可以适合于用作刻蚀停止部。在一些实施例中，导电源极层602可以被图案化以便创建各种不同的导体，诸如多个源极线。图案化取决于实施例可以涉及多个过程，诸如应用光刻材料、通过掩模暴露光刻材料以及各种刻蚀过程。
第一绝缘层603可以在导电源极层602之上被创建。在一个或多个实施例中，本文和/或权利要求中所使用的术语“之上”可以表示：在至少一个示例中，导电源极层602在衬底601和第一绝缘层603之间。创建层可以由任何过程或过程的组合来执行，这些过程包括但不限于沉积材料、注入或掺杂现有材料（包括在现有材料的表面处的化学反应）或任何其它过程，这些过程中的许多是公知的。选择门源极层611可以被沉积在第一绝缘层603之上。
阵列堆叠620可以在流程图500的方框502处在衬底601之上（诸如在选择门源极层611上）形成。在一些实施例中，阵列堆叠620可以通过在选择门源极层611之上创建绝缘材料621、623、625和导电材料622、624的交替层来形成，如图6A中所示。在一些实施例中，各种其它层或膜可以被包括在交替的绝缘层621、623、625和导电层622、624之间。图案化、化学机械研磨（CMP）和/或刻蚀过程可以在阵列堆叠620的形成期间在各个阶段被执行。牺牲材料层670可以在方框503被沉积在阵列堆叠620之上以创建图6A中的在建（WIP）集成电路（IC）600A。牺牲层670可以由任何材料制成，但是在至少一个实施例中可以是氮化硅。
可以在方框504使用刻蚀或各种其它技术通过牺牲层670和阵列堆叠620并且在一些实施例中通过附加层（诸如导电层611和绝缘层603）来形成孔631，如图6B的WIP IC 600B中所示的。在至少一个实施例中，单个干法刻蚀过程可以被用于创建孔631。孔631在许多实施例中可以大体上是圆形，但是一些实施例可以使用其它形状。
在方框505，电荷存储机构632、633可以在孔631中形成以创建图5C的WIP IC 500C。在一些实施例中，一个或多个材料膜可以被沉积在孔631内部，并且一些实施例可以包括在一个或多个时段内在孔631内部进行刻蚀。沉积和刻蚀可以在创建孔631之后发生，但是在创建半导体材料的立柱650之前。电荷存储机构632、633可以是任何类型的电荷存储机构，包括如导电浮置栅极或非导电电荷捕获层。在一个实施例中，氧化物-氮化物-氧化物（ONO）膜可以在阵列堆叠620区域中被创建并且充当栅极氧化物的氧化物膜可以在SGS FET的导电层611的区域中被创建。在另一实施例中，阵列堆叠620中的导电层622、624可以被回蚀以便创建用于多晶硅浮置栅极的空间，并且多个过程可以被用于在控制栅极、浮置栅极和立柱650之间创建一个或多个膜。
流程图500可以在方框506处继续以在孔631中创建半导体材料的立柱650以便创建图6D的WIP IC 600D。半导体材料的立柱650在一些实施例中可以由多晶硅制成。立柱650可以是整体体积的半导体材料，其延伸通过各个层603、611、621-625、670。在方框507，牺牲材料层670的至少一些可以被去除。在一些实施例中，事实上所有牺牲层670可以被去除，如图6E的WIP IC 600E中所示的，从而暴露立柱650的部分651。在一些实施例中，立柱650的被暴露部分651中的一些可以被刻蚀掉，如在图5中方框508处所示的，但是一些实施例可以不刻蚀掉任何被暴露部分651。在方框511处的结束之前，在方框510处可以在阵列堆叠620之上使用立柱650的一部分作为FET的主体来形成FET，其一个实施例在图6F-6H中示出。
图7是与图6F-6H一致的形成FET的方法的实施例的流程图700并且提供了图5的方框510的一个实施例的细节，但是其它实施例可以使用其它方法来形成FET。流程图700开始于方框701。栅极氧化物膜641可以在方框702处围绕立柱650的被暴露部分651形成。在方框703，多晶硅层626可以围绕立柱650的被暴露部分651形成并且使用CMP或其它过程被平面化以便形成图6F的WIP IC 600F。多晶硅层626可以在方框704处被凹进以形成图6G的WIP IC 600G。
绝缘材料层606（其可以是氮化物）可以在方框705处被形成，其然后可以被平面化，如图6H的WIP IC 600H所示的，以使得绝缘层606与覆盖立柱605顶部的栅极氧化物641的顶部平齐，但是在一些实施例中，大多数或所有栅极氧化物641可以被平面化过程去除。在方框706处，立柱650的顶部可以被注入掺杂剂。掺杂剂可以是N+掺杂剂，诸如砷（As）或磷（P），并且足够的掺杂剂可以被注入以使得立柱650的顶部被高掺杂。流程图700可以在方框707处以执行附加层或过程（诸如创建位线）结束，以便完成3D存储器结构的制作。
图8是用于形成FET的方法的替代实施例的流程图800并且提供了图5的方框510的替代实施例的细节。图2的3D NAND闪存的SGD FET240可以使用流程图800的方法来制作。流程图800可以在方框801处开始并且可以在方框802处在立柱的被暴露表面上创建栅极氧化物膜。在方框803，多晶硅层可以围绕立柱的被暴露部分形成并且使用CMP或其它过程平面化。在方框804，绝缘层可以形成在平面化表面（包括多晶硅控制栅极和立柱的顶部）之上，并且在方框805，开口可以被刻蚀通过绝缘层和栅极氧化物到达立柱的顶部。开口可以不大于立柱的顶表面并且位于立柱之上。
开口可以在方框806被填充多晶硅，并且所述表面可以被再次平面化。在本文和权利要求中，“填充”不一定暗示开口被完全充满多晶硅，而是仅仅暗示多晶硅位于开口中。在方框807，开口中的多晶硅可以被注入掺杂剂。该掺杂剂可以是N+掺杂剂，诸如砷（As）或磷（P），并且可以注入足够的掺杂剂使得开口中的多晶硅被高掺杂。在方框808可以执行退火过程以便把掺杂剂扩散到立柱中并且到立柱的边缘。流程图800可以在方框809处以执行附加层或过程（诸如创建位线）结束，以便完成3D存储器结构的制作。
图9是用于制作三维存储器结构的方法的替代实施例的流程图900。虽然许多方框类似于上面描述的方法的方框，但是一些方框是不同的或者可以按照与上面描述的方法中不同的次序发生。流程图900可以在方框901开始于形成3D存储器结构。可以提供包括衬底的基部，并且阵列堆叠可以在方框902形成在该衬底之上。牺牲材料层可以在方框903沉积在阵列堆叠之上，并且可以在方框904处通过至少牺牲层和阵列堆叠形成孔。在方框905，电荷存储机构（诸如导电浮置栅极或非导电电荷捕获层）可以形成在孔中。流程图900可以在方框906处继续以便在孔中创建多晶硅立柱，并且在一些实施例中可以执行平面化以便使立柱的顶部与牺牲层平齐。
在一些实施例中，多晶硅立柱可以在方框907从牺牲层的表面被向回凹进，并且氧化物顶盖可以在方框908形成在立柱之上。所述表面可以被平面化并且牺牲材料层中的至少一些可以在方框909处被去除以便暴露立柱的一部分。在方框910，氧化物顶盖可以被图案化并且氧化物顶盖的至少一些（诸如顶盖的外边缘）可以各向同性地被刻蚀掉。然后在方框911处可以执行各向异性刻蚀以便去除未被氧化物顶盖保护的立柱的被暴露部分的一部分。各向异性刻蚀可以使得立柱的被暴露部分的剖面小于阵列堆叠中立柱的剖面。
在其它实施例中，在方框906处在孔中创建多晶硅之后，方框907和908可以被跳过并且可以在方框909处去除牺牲材料以便暴露立柱的不具有氧化物顶盖的一部分。立柱的被暴露部分然后可以被各向同性刻蚀，代替方框910和911中进行的刻蚀。在一些实施例中，可以不执行对立柱顶部的图案化。各向同性刻蚀去除立柱的所有被暴露表面上的材料，以使得立柱的被暴露部分窄且较短。各向同性刻蚀还可以在阵列堆叠的顶部绝缘层的水平之下刻蚀掉少量的立柱。
然后可以在方框912处在立柱的被暴露表面上创建栅极氧化物膜，并且然后可以在方框913处围绕立柱的被暴露部分形成多晶硅控制栅极。然后在一些实施例中可以平面化所述表面。在一些实施例中，在方框915处在多晶硅上形成绝缘层并且被平面化以创建与立柱之上的顶盖平齐的表面之前，多晶硅可以在方框914被凹进。然后在方框920处流程图结束之前，立柱的顶部可以在方框916处通过氧化物顶盖被注入N+掺杂剂。
附图中的流程图和/或框图帮助说明各个实施例的方法的可能实施方式的操作。应当注意的是，在一些替代实施方式中，在方框中提到的功能可不按照附图中提到的次序发生。例如，以连续方式示出的两个方框事实上可以被基本上并行地执行，或者依赖于所涉及的功能，各个方框有时可以按照相反的次序执行。
各个实施例的示例在下面的段落中被描述。
用于制作三维存储器结构的示例性方法可以包括：形成阵列堆叠；在阵列堆叠之上创建牺牲材料层；刻蚀通过牺牲材料层和阵列堆叠的至少一部分的孔；在所述孔中创建半导体材料的立柱以形成至少两个竖直堆叠的闪存单元，所述至少两个竖直堆叠的闪存单元使用所述立柱作为共用主体；去除围绕所述立柱的至少一些牺牲材料层，以便暴露所述立柱的至少一部分；以及使用所述立柱的被暴露部分作为场效应晶体管（FET）的主体来形成FET。一些示例性方法还可以包括：在形成FET之前刻蚀掉所述立柱的被暴露部分中的一些。在一些示例性方法中，牺牲材料包括氮化硅。在一些示例性方法中，半导体材料包括多晶硅。在一些示例性方法中FET的所述形成包括：在所述立柱的被暴露表面上创建栅极氧化物膜；围绕所述立柱的被暴露部分形成多晶硅控制栅极；在多晶硅控制栅极之上形成绝缘层；以及把N+掺杂剂注入所述立柱的顶部。一些示例性方法还可以包括：在多晶硅控制栅极之上形成绝缘层之前使多晶硅控制栅极凹进；以及平面化以使绝缘层与所述立柱平齐。一些示例性方法还可以包括：在至少一些牺牲材料层的所述去除之前，使所述立柱凹进并且在所述立柱之上形成氧化物顶盖。一些示例性方法还可以包括：各向同性地刻蚀掉绝缘材料顶盖的一部分以便创建针对所述立柱的刻蚀掩模，以及在FET形成之前各向异性地刻蚀掉未被绝缘材料顶盖保护的所述立柱的一部分。在一些示例性方法中，所述半导体材料包括多晶硅。一些示例性方法，FET的所述形成可以包括：在所述立柱的被暴露表面上创建栅极氧化物膜；围绕所述立柱的被暴露部分形成多晶硅控制栅极；平面化以使得所述多晶硅控制栅极与所述立柱平齐；在多晶硅控制栅极和所述立柱之上形成绝缘层；刻蚀通过绝缘层的开口，其中所述开口不大于所述立柱的顶表面，并且所述开口位于所述立柱之上；用多晶硅填充所述开口；以及在开口中的多晶硅中和所述立柱的顶部创建高掺杂区域。在一些示例性方法中，所述绝缘层包括氮化硅。在一些示例性方法中，所述高掺杂区域的所述创建可以包括：把N+掺杂剂注入所述开口中的半导体材料；以及对所述半导体材料进行退火以把掺杂剂扩散到所述立柱的边缘。一些示例性方法还可以包括：在创建所述立柱之前在所述孔中形成电荷存储机构，其中电荷存储机构包括导电浮置栅极或非导电电荷捕获层。一些示例性方法还可以包括：在所述孔内部沉积一个或多个膜，并且在一个或多个时段内在所述孔内部进行刻蚀。本段落的示例的任何组合可以在实施例中使用。
一种示例性集成电路（IC）包括：半导体材料的立柱；两个或更多个堆叠的存储器单元，具有形成在所述立柱中的沟道；以及场效应晶体管（FET），形成在所述两个或更多个堆叠的存储器单元附近，并且具有形成在所述立柱中的沟道。在一些示例性IC中，所述立柱具有在形成FET的沟道处的第一剖面面积以及在形成所述两个或更多个堆叠的存储器单元的沟道处的第二剖面面积，并且在所述FET和所述两个或更多个堆叠的存储器单元之间的所述立柱的剖面面积不小于第一剖面面积或第二剖面面积。在一些示例性IC中，所述立柱具有遍及其长度基本上不变的剖面面积。在一些示例性IC中，第一剖面面积小于第二剖面面积。在一些示例性IC中，所述立柱包括多晶硅。在一些示例性IC中，所述立柱的顶部被高掺杂。在一些示例性IC中，所述两个或更多个堆叠的存储器单元包括场效应晶体管，所述场效应晶体管具有位于控制栅极和沟道之间的电荷存储机构，并且所述电荷存储机构包括导电浮置栅极或非导电电荷捕获层。在一些示例性IC中，所述两个或更多个堆叠的存储器单元包括耦合在一起成为NAND串的两个或更多个闪存单元，并且FET耦合到所述NAND串以便充当选择门。本段落的示例的任何组合可以在实施例中使用。
一种示例性电子***包括：用于生成存储器控制命令的监控电路，或者用于生成存储器命令的装置；以及至少一个存储器，耦合到所述监控电路，用于对所述存储器控制命令进行响应。所述至少一个存储器可以包括两个或更多个门控竖直NAND闪存串。门控竖直NAND串可以包括：半导体立柱，所述半导体立柱包括具有第一剖面面积的第一区段、具有第二剖面面积的第二区段以及具有第三剖面面积的第三区段，其中第二区段位于第一区段和第三区段之间，并且第二剖面面积至少如第一剖面面积或第三剖面面积一样大；耦合在一起以形成NAND串的两个或更多个堆叠的闪存单元，其中半导体立柱的第一区段包括所述两个或更多个堆叠的闪存单元的主体；以及场效应晶体管（FET），形成在所述两个或更多个堆叠的闪存单元之上，其中所述半导体立柱的第三区段包括FET的主体。在一些示例性电子***中，半导体立柱包括多晶硅。在一些示例性电子***中，所述半导体立柱的顶部被高掺杂。在一些示例性电子***中，所述半导体立柱具有遍及其长度基本上不变的剖面面积。在一些示例性电子***中，第三剖面面积小于第一剖面面积。一些示例性电子***还可以包括：I/O电路，耦合到所述监控电路，用于与外部器件通信；或者用于与外部器件通信的装置。在一些示例中，电子***是固态驱动器。
如本说明书和所附的权利要求中所使用的，单数形式的“一”、“一个”和“该”包括复数指示对象，除非该内容另外被清楚地规定。另外，如本说明书和所附的权利要求中所使用的，术语“或”通常以其包括“和/或”的含义被采用，除非该内容另外被清楚地规定。如本文所使用的，术语“耦合”包括直接和间接连接。此外，当第一和第二器件被耦合时，介入器件（包括有源器件）可以位于它们之间。
上面提供的对各个实施例的描述在本质上是说明性的并且不意图限制本公开、其应用或使用。因此，超出本文描述的那些的不同变型意图在实施例的范围内。这种变型不被认为脱离本公开的预期范围。照此，本公开的宽度和范围不应当受到上面描述的示例性实施例的限制，而是应当仅根据下面的权利要求及其等同物来限定。

Claims (25)

1.一种用于制作三维存储器结构的方法，包括：
形成阵列堆叠；
在阵列堆叠之上创建牺牲材料层；
刻蚀通过牺牲材料层和阵列堆叠的至少一部分的孔；
在所述孔中创建半导体材料的立柱以形成至少两个竖直堆叠的闪存单元，所述至少两个竖直堆叠的闪存单元使用所述立柱作为共用主体；
去除围绕所述立柱的至少一些牺牲材料层，以便暴露所述立柱的至少一部分；以及
使用所述立柱的被暴露部分作为场效应晶体管（FET）的主体来形成FET。
2.根据权利要求1的方法，还包括：在形成FET之前刻蚀掉所述立柱的被暴露部分中的一些。
3.根据权利要求1的方法，其中，牺牲材料包括氮化硅。
4.根据权利要求1的方法，其中，半导体材料包括多晶硅；并且其中FET的所述形成包括：
在所述立柱的被暴露表面上创建栅极氧化物膜；
围绕所述立柱的被暴露部分形成多晶硅控制栅极；
在多晶硅控制栅极之上形成绝缘层；以及
把N+掺杂剂注入所述立柱的顶部。
5.根据权利要求4的方法，还包括：
在多晶硅控制栅极之上形成绝缘层之前使多晶硅控制栅极凹进；以及
平面化以使绝缘层与所述立柱平齐。
6.根据权利要求4的方法，还包括：在所述至少一些牺牲材料层的所述去除之前，使所述立柱凹进并且在所述立柱之上形成氧化物顶盖。
7.根据权利要求6的方法，还包括：
各向同性地刻蚀掉绝缘材料顶盖的一部分以便创建针对所述立柱的刻蚀掩模，以及
在FET形成之前，各向异性地刻蚀掉未被绝缘材料顶盖保护的所述立柱的一部分。
8.根据权利要求1的方法，其中所述半导体材料包括多晶硅；并且其中FET的所述形成包括：
在所述立柱的被暴露表面上创建栅极氧化物膜；
围绕所述立柱的被暴露部分形成多晶硅控制栅极；
平面化以使得所述多晶硅控制栅极与所述立柱平齐；
在多晶硅控制栅极和所述立柱之上形成绝缘层；
刻蚀通过绝缘层的开口，其中所述开口不大于所述立柱的顶表面，并且所述开口位于所述立柱之上；
用多晶硅填充所述开口；以及
在开口中的多晶硅中和所述立柱的顶部创建高掺杂区域。
9.根据权利要求8的方法，其中所述绝缘层包括氮化硅；并且其中所述高掺杂区域的所述创建包括：
把N+掺杂剂注入所述开口中的半导体材料；以及
对所述半导体材料进行退火以把掺杂剂扩散到所述立柱的边缘。
10.根据权利要求1-9中任一项的方法，还包括：在创建所述立柱之前在所述孔中形成电荷存储机构，其中电荷存储机构包括导电浮置栅极或非导电电荷捕获层。
11.根据权利要求1-9中任一项的方法，还包括：
在所述孔内部沉积一个或多个膜；以及
在一个或多个时段内在所述孔内部进行刻蚀。
12.一种集成电路，包括：
半导体材料的立柱；
两个或更多个堆叠的存储器单元，具有形成在所述立柱中的沟道；以及
场效应晶体管（FET），形成在所述两个或更多个堆叠的存储器单元附近，并且具有形成在所述立柱中的沟道；
其中所述立柱具有在形成FET的沟道处的第一剖面面积以及在形成所述两个或更多个堆叠的存储器单元的沟道处的第二剖面面积；以及
其中在所述FET和所述两个或更多个堆叠的存储器单元之间的所述立柱的剖面面积不小于第一剖面面积或第二剖面面积。
13.根据权利要求12的集成电路，其中所述立柱具有遍及其长度基本上不变的剖面面积。
14.根据权利要求12的集成电路，其中第一剖面面积小于第二剖面面积。
15.根据权利要求12-14中任一项的集成电路，其中所述立柱包括多晶硅。
16.根据权利要求15的集成电路，其中所述立柱的顶部被高掺杂。
17.根据权利要求12-14中任一项的集成电路，其中所述两个或更多个堆叠的存储器单元包括场效应晶体管，所述场效应晶体管具有位于控制栅极和沟道之间的电荷存储机构，并且所述电荷存储机构包括导电浮置栅极或非导电电荷捕获层。
18.根据权利要求12-14中任一项的集成电路，其中所述两个或更多个堆叠的存储器单元包括耦合在一起成为NAND串的两个或更多个闪存单元，并且FET耦合到所述NAND串以便充当选择门。
19.一种电子***，包括：
用于生成存储器控制命令的监控电路；以及
至少一个存储器，耦合到所述监控电路，用于对所述存储器控制命令进行响应，所述至少一个存储器包括两个或更多个门控竖直NAND闪存串；
其中门控竖直NAND串包括：
　　半导体立柱，包括具有第一剖面面积的第一区段、具有第二剖面面积的第二区段以及具有第三剖面面积的第三区段，其中第二区段位于第一区段和第三区段之间，并且第二剖面面积至少如第一剖面面积或第三剖面面积一样大；
　　耦合在一起以形成NAND串的两个或更多个堆叠的闪存单元，其中半导体立柱的第一区段包括所述两个或更多个堆叠的闪存单元的主体；以及
　　场效应晶体管（FET），形成在所述两个或更多个堆叠的闪存单元之上，其中所述半导体立柱的第三区段包括FET的主体。
20.根据权利要求19的电子***，其中半导体立柱包括多晶硅。
21.根据权利要求20的电子***，其中所述半导体立柱的顶部被高掺杂。
22.根据权利要求19-21中任一项的电子***，其中所述半导体立柱具有遍及其长度基本上不变的剖面面积。
23.根据权利要求19-21中任一项的电子***，还包括：
I/O电路，耦合到所述监控电路，用于与外部器件通信。
24.根据权利要求19-21中任一项的电子***，其中电子***是固态驱动器。
25.一种电子***，包括：
用于生成存储器控制命令的装置；以及
至少一个存储器，用于对所述存储器控制命令进行响应，所述至少一个存储器包括两个或更多个门控竖直NAND闪存串；
其中门控竖直NAND串包括：
　　半导体立柱，包括具有第一剖面面积的第一区段、具有第二剖面面积的第二区段以及具有第三剖面面积的第三区段，其中第二区段位于第一区段和第三区段之间，并且第二剖面面积至少如第一剖面面积或第三剖面面积一样大；
　　耦合在一起以形成NAND串的两个或更多个堆叠的闪存单元，其中半导体立柱的第一区段包括所述两个或更多个堆叠的闪存单元的主体；以及
　　场效应晶体管（FET），形成在所述两个或更多个堆叠的闪存单元之上，其中所述半导体立柱的第三区段包括FET的主体。
CN201480007712.4A 2013-03-06 2014-03-04 三维存储器结构 Active CN104969351B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US13/786,925 US9129859B2 (en) 2013-03-06 2013-03-06 Three dimensional memory structure
US13/786925 2013-03-06
PCT/US2014/020296 WO2014138056A1 (en) 2013-03-06 2014-03-04 Three dimensional memory structure

Publications (2)

Publication Number Publication Date
CN104969351A true CN104969351A (zh) 2015-10-07
CN104969351B CN104969351B (zh) 2018-08-03

Family

ID=51486735

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201480007712.4A Active CN104969351B (zh) 2013-03-06 2014-03-04 三维存储器结构

Country Status (6)

Country Link
US (2) US9129859B2 (zh)
EP (1) EP2965360A4 (zh)
KR (2) KR101693444B1 (zh)
CN (1) CN104969351B (zh)
BR (1) BR112015018947B1 (zh)
WO (1) WO2014138056A1 (zh)

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107085452A (zh) * 2016-02-13 2017-08-22 杭州海存信息技术有限公司 基于三维印录存储器（3d-p）的处理器
CN107123650A (zh) * 2016-02-23 2017-09-01 爱思开海力士有限公司 半导体器件及其制造方法
CN108511452A (zh) * 2017-02-28 2018-09-07 华邦电子股份有限公司 或非型闪速存储器及其制造方法
CN108735758A (zh) * 2017-04-24 2018-11-02 美光科技公司 竖向延伸的存储器单元串以及形成竖向延伸的存储器单元串的方法
CN109196643A (zh) * 2018-06-12 2019-01-11 长江存储科技有限责任公司 存储器件及其形成方法
US10644024B2 (en) 2017-10-20 2020-05-05 Chen-Chih WANG Transistor, semiconductor device, memory device and fabrication the same
CN113178451A (zh) * 2015-10-28 2021-07-27 桑迪士克科技有限责任公司 用于与多级存储器器件集成的具有多级栅极电极的场效应晶体管
CN113196491A (zh) * 2018-12-21 2021-07-30 美光科技公司 三维存储器阵列
WO2022000344A1 (zh) * 2020-06-30 2022-01-06 华为技术有限公司 存储器及其制造方法
US11239235B2 (en) 2017-10-20 2022-02-01 Chen-Chih WANG Transistor and logic gate
WO2023202249A1 (zh) * 2022-04-19 2023-10-26 华为技术有限公司 存储器及其制备方法、电子设备

Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9343469B2 (en) 2012-06-27 2016-05-17 Intel Corporation Three dimensional NAND flash with self-aligned select gate
US9129859B2 (en) 2013-03-06 2015-09-08 Intel Corporation Three dimensional memory structure
WO2015066794A1 (en) * 2013-11-08 2015-05-14 Conversant Intellectual Property Management Inc. A three-dimensional nonvolatile memory cell structure with upper body connection
US11018149B2 (en) 2014-03-27 2021-05-25 Intel Corporation Building stacked hollow channels for a three dimensional circuit device
US9419006B2 (en) 2014-09-24 2016-08-16 Sandisk Technologies Llc Process for 3D NAND memory with socketed floating gate cells
US9236393B1 (en) 2014-09-24 2016-01-12 Sandisk Technologies Inc. 3D NAND memory with socketed floating gate cells
US9496272B2 (en) * 2014-09-24 2016-11-15 Sandisk Technologies Llc 3D memory having NAND strings switched by transistors with elongated polysilicon gates
US9478557B1 (en) 2014-09-24 2016-10-25 Sandisk Technologies Llc Process for 3D NAND memory with socketed floating gate cells
US9263459B1 (en) * 2014-09-26 2016-02-16 Intel Corporation Capping poly channel pillars in stacked circuits
US9613973B2 (en) * 2014-10-03 2017-04-04 Micron Technology, Inc. Memory having a continuous channel
KR20160094785A (ko) * 2015-02-02 2016-08-10 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
US9613896B2 (en) 2015-03-18 2017-04-04 Kabushiki Kaisha Toshiba Semiconductor memory device with conductive columnar body
US9548121B2 (en) * 2015-06-18 2017-01-17 Macronix International Co., Ltd. Memory device having only the top poly cut
US9786680B2 (en) * 2015-09-10 2017-10-10 Toshiba Memory Corporation Semiconductor device
KR102333220B1 (ko) * 2015-09-24 2021-12-01 삼성전자주식회사 불휘발성 메모리 시스템의 동작 방법
CN106558471B (zh) * 2015-09-25 2021-02-26 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制造方法
US9397111B1 (en) * 2015-10-30 2016-07-19 Sandisk Technologies Llc Select gate transistor with single crystal silicon for three-dimensional memory
US10164121B2 (en) 2015-11-25 2018-12-25 Samsung Electronics Co., Ltd. Stacked independently contacted field effect transistor having electrically separated first and second gates
KR102607825B1 (ko) * 2016-01-18 2023-11-30 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
US9773805B1 (en) 2016-06-20 2017-09-26 Micron Technology, Inc. Integrated structures and methods of forming integrated structures
US10608012B2 (en) 2017-08-29 2020-03-31 Micron Technology, Inc. Memory devices including memory cells and related methods
KR102463483B1 (ko) 2017-08-29 2022-11-04 마이크론 테크놀로지, 인크 고 밴드 갭 재료를 포함하는 스트링 드라이버들을 갖는 디바이스들 및 시스템들, 및 형성 방법들
KR102195947B1 (ko) 2018-05-30 2020-12-28 주식회사 엘지화학 배터리 셀 장착 장치 및 그 방법
US10923493B2 (en) 2018-09-06 2021-02-16 Micron Technology, Inc. Microelectronic devices, electronic systems, and related methods
US10756110B1 (en) * 2019-04-10 2020-08-25 Sandisk Technologies Llc Method of forming seamless drain-select-level electrodes for a three-dimensional memory device and structures formed by the same
KR102550096B1 (ko) 2019-06-03 2023-06-30 (주)아이비티 전기 트럭의 배터리 팩 장착 장치
WO2021026283A1 (en) * 2019-08-07 2021-02-11 Applied Materials, Inc. Modified stacks for 3d nand
US11594644B2 (en) * 2019-11-13 2023-02-28 Micron Technology, Inc. Microelectronic devices including passivation materials, related electronic devices, and related methods
KR20210058168A (ko) 2019-11-13 2021-05-24 에스케이하이닉스 주식회사 반도체 메모리 장치

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100148237A1 (en) * 2008-12-17 2010-06-17 Kabushiki Kaisha Toshiba Non-volatile semiconductor storage device and method of manufacturing the same
CN102034829A (zh) * 2009-09-29 2011-04-27 三星电子株式会社 垂直型非易失性存储器件及其制造方法
CN102800695A (zh) * 2011-05-24 2012-11-28 爱思开海力士有限公司 三维非易失性存储器件及其制造方法
US20130043521A1 (en) * 2011-08-16 2013-02-21 Young Kyun Jung 3-dimensional non-volatile memory device and method of manufacturing the same

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3568385B2 (ja) 1998-03-16 2004-09-22 沖電気工業株式会社 半導体装置の製造方法
JP4822841B2 (ja) * 2005-12-28 2011-11-24 株式会社東芝 半導体記憶装置及びその製造方法
KR101559868B1 (ko) 2008-02-29 2015-10-14 삼성전자주식회사 수직형 반도체 소자 및 이의 제조 방법.
KR101495803B1 (ko) 2008-11-12 2015-02-26 삼성전자주식회사 비휘발성 메모리 장치의 제조 방법 및 이에 따라 제조된 비휘발성 메모리 장치
KR101589275B1 (ko) 2009-02-26 2016-01-27 삼성전자주식회사 비휘발성 메모리 장치의 제조 방법
KR20100095900A (ko) * 2009-02-23 2010-09-01 삼성전자주식회사 수직형 비휘발성 메모리 소자의 제조 방법
KR101532366B1 (ko) * 2009-02-25 2015-07-01 삼성전자주식회사 반도체 기억 소자
JP4834750B2 (ja) * 2009-03-19 2011-12-14 株式会社東芝 半導体記憶装置
KR20100111130A (ko) 2009-04-06 2010-10-14 주식회사 하이닉스반도체 수직형 불휘발성 메모리 소자 및 그 제조 방법
KR20100127111A (ko) 2009-05-25 2010-12-03 주식회사 하이닉스반도체 전하트랩형 플래시 메모리소자의 제조방법
KR101543331B1 (ko) 2009-07-06 2015-08-10 삼성전자주식회사 메탈 소스 라인을 갖는 수직 구조의 비휘발성 메모리 소자의 제조방법
KR20110093309A (ko) 2010-02-12 2011-08-18 주식회사 하이닉스반도체 3차원 구조의 비휘발성 메모리 소자 및 그 제조 방법
JP5502629B2 (ja) 2010-07-12 2014-05-28 株式会社東芝 不揮発性半導体記憶装置、及びその製造方法
KR20120029291A (ko) 2010-09-16 2012-03-26 삼성전자주식회사 반도체 소자 및 그 제조 방법
KR101796630B1 (ko) * 2010-09-17 2017-11-10 삼성전자주식회사 3차원 반도체 장치
KR101792778B1 (ko) * 2010-10-26 2017-11-01 삼성전자주식회사 비휘발성 메모리 장치 및 그 형성 방법
JP5421317B2 (ja) 2011-03-24 2014-02-19 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
US9048415B2 (en) 2012-01-11 2015-06-02 Micron Technology, Inc. Memory cells including top electrodes comprising metal silicide, apparatuses including such cells, and related methods
US9343469B2 (en) * 2012-06-27 2016-05-17 Intel Corporation Three dimensional NAND flash with self-aligned select gate
US8797804B2 (en) 2012-07-30 2014-08-05 Micron Technology, Inc. Vertical memory with body connection
KR20140029927A (ko) 2012-08-31 2014-03-11 에스케이하이닉스 주식회사 매립게이트를 구비한 반도체 장치 및 그 제조방법
US10651315B2 (en) 2012-12-17 2020-05-12 Micron Technology, Inc. Three dimensional memory
US9129859B2 (en) 2013-03-06 2015-09-08 Intel Corporation Three dimensional memory structure

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100148237A1 (en) * 2008-12-17 2010-06-17 Kabushiki Kaisha Toshiba Non-volatile semiconductor storage device and method of manufacturing the same
CN102034829A (zh) * 2009-09-29 2011-04-27 三星电子株式会社 垂直型非易失性存储器件及其制造方法
CN102800695A (zh) * 2011-05-24 2012-11-28 爱思开海力士有限公司 三维非易失性存储器件及其制造方法
US20130043521A1 (en) * 2011-08-16 2013-02-21 Young Kyun Jung 3-dimensional non-volatile memory device and method of manufacturing the same

Cited By (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113178451A (zh) * 2015-10-28 2021-07-27 桑迪士克科技有限责任公司 用于与多级存储器器件集成的具有多级栅极电极的场效应晶体管
CN107085452A (zh) * 2016-02-13 2017-08-22 杭州海存信息技术有限公司 基于三维印录存储器（3d-p）的处理器
CN107123650A (zh) * 2016-02-23 2017-09-01 爱思开海力士有限公司 半导体器件及其制造方法
CN107123650B (zh) * 2016-02-23 2020-07-28 爱思开海力士有限公司 半导体器件及其制造方法
CN108511452A (zh) * 2017-02-28 2018-09-07 华邦电子股份有限公司 或非型闪速存储器及其制造方法
CN108511452B (zh) * 2017-02-28 2021-04-30 华邦电子股份有限公司 或非型闪速存储器及其制造方法
CN108735758A (zh) * 2017-04-24 2018-11-02 美光科技公司 竖向延伸的存储器单元串以及形成竖向延伸的存储器单元串的方法
US11616075B2 (en) 2017-04-24 2023-03-28 Micron Technology, Inc. Elevationally-extending string of memory cells and methods of forming an elevationally-extending string of memory cells
US11239235B2 (en) 2017-10-20 2022-02-01 Chen-Chih WANG Transistor and logic gate
US10644024B2 (en) 2017-10-20 2020-05-05 Chen-Chih WANG Transistor, semiconductor device, memory device and fabrication the same
US10886298B2 (en) 2017-10-20 2021-01-05 Chen-Chih WANG Method of forming a memory device
CN109196643A (zh) * 2018-06-12 2019-01-11 长江存储科技有限责任公司 存储器件及其形成方法
US10651193B2 (en) 2018-06-12 2020-05-12 Yangtze Memory Technologies Co., Ltd. Memory device and forming method thereof
CN113196491A (zh) * 2018-12-21 2021-07-30 美光科技公司 三维存储器阵列
US11925036B2 (en) 2018-12-21 2024-03-05 Micron Technology, Inc. Three-dimensional memory array
WO2022000344A1 (zh) * 2020-06-30 2022-01-06 华为技术有限公司 存储器及其制造方法
WO2023202249A1 (zh) * 2022-04-19 2023-10-26 华为技术有限公司 存储器及其制备方法、电子设备

Also Published As

Publication number Publication date
US20140252363A1 (en) 2014-09-11
EP2965360A1 (en) 2016-01-13
BR112015018947A2 (pt) 2017-07-18
KR101693444B1 (ko) 2017-01-06
US9281318B2 (en) 2016-03-08
KR20150116896A (ko) 2015-10-16
BR112015018947B1 (pt) 2022-03-15
EP2965360A4 (en) 2017-02-22
US9129859B2 (en) 2015-09-08
US20150333085A1 (en) 2015-11-19
KR20170004028A (ko) 2017-01-10
CN104969351B (zh) 2018-08-03
WO2014138056A1 (en) 2014-09-12

Similar Documents

Publication Publication Date Title
CN104969351A (zh) 三维存储器结构
US11289611B2 (en) Three dimensional memory
KR101895772B1 (ko) 부스트 및 누설 개선을 위한 스택형 얇은 채널들
US10229928B2 (en) Three dimensional NAND flash with self-aligned select gate
US8877591B2 (en) Methods of manufacturing vertical structure nonvolatile memory devices
US9443864B2 (en) Self-aligned floating gate in a vertical memory structure
CN101834188B (zh) 非易失性存储器件及其制造方法
US8748249B2 (en) Vertical structure non-volatile memory device and method of manufacturing the same
TW201633541A (zh) 具有階狀側邊接觸插塞之半導體裝置及其製造方法
US9577059B2 (en) Non-volatile memory device and method of fabricating the same
JP5059204B2 (ja) 半導体記憶装置の製造方法
CN114023751A (zh) 半导体结构及其制备方法、三维存储器
JP2012231177A (ja) 半導体装置

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant