CN104969083B - 用于动态扫描调度的*** - Google Patents

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Abstract

用于动态地修改针对被测***的扫描操作的调度的***和方法包括处理模块,该处理模块被配置为基于扫描操作、经由测试访问端口将输入测试数据应用至被测***,并且包括调度器,该调度器适于向处理模块提供针对多个扫描操作的调度。调度器包括被测***的电路模型。该电路模型包括至少一个属性,至少一个属性提供针对被测***的至少一部分的增强信息。调度器适于基于电路模型来调度扫描操作,并且基于至少一个属性来修改该调度。处理模块被配置为接收经修改的被调度的扫描操作,并且基于经修改的被调度的扫描操作来将输入测试数据应用至被测***。

Description

用于动态扫描调度的***
技术领域
本发明涉及扫描调度。
背景技术
在***测试环境中,将扫描样式应用到被测***可以通过强制该***执行作业并且以与该***的任务模式不同的方式进行表现来增加对被测***的压力。这种增加的压力可能导致由于被测***内所增加的本地活动性而产生的重要的耗电峰值和热点,这些耗电峰值和热点需要扫描样式适配和重新定位目标。扫描样式适配和重新定位目标还可能由于各种类型的缺陷、这样的处理差异、和/或可能改变被测***的特性的***老化而被需要。
发明内容
根据一个实施例,一种计算机化的***包括处理模块和调度器。处理模块被配置为接收与被测***的多个分段相关联的多个扫描操作并且被配置为生成针对多个扫描操作的输入测试数据,输入测试数据要被应用至被测***。调度器包括被测***的电路模型,该电路模型限定多个分段。电路模型可以包括至少一个属性,至少一个属性提供针对多个分段中的至少一个分段的增强信息。调度器适于基于电路模型来为处理模块提供针对多个扫描操作的调度并且被适配为处理至少一个属性以动态地修改该调度。
根据一个实施例,该计算化的***可以还包括与调度器通信的协助模块。该调度器适于向协助模块提供至少一个属性以供处理。
根据一个实施例,协助模块可以适于至少基于至少一个属性来修改调度。
根据一个实施例,协助模块可以适于修改被存储在电路模型中的至少一个属性。
根据一个实施例,该计算化的***可以具有至少一个传感器,至少一个传感器监测被测***并且向协助模块提供状态信息。
根据一个实施例,至少一个传感器可以是耗电传感器或热传感器。
根据一个实施例,至少一个属性可以包括与至少一个传感器的位置有关的平面信息。
根据一个实施例,电路模型可以包括针对电路模型的多个节点的多个属性,并且每个属性可以标示节点所属的电源域。
根据一个实施例,至少一个属性可以包括授权密钥。
根据一个实施例,一种计算机化的方法,包括以下步骤:在调度器处接收用于对被测***的访问的多个访问请求,并且响应于多个访问请求而使用被测***的电路模型来调度多个扫描操作。该计算机化的方法还包括基于被放置在电路模型中并且由调度器检测到的至少一个属性来修改所调度的多个扫描操作中的至少一部分。该计算机化的方法可以进一步包括基于所修改的多个扫描操作来生成用于测试该被测***的输入测试数据,并且将输入测试数据应用到该被测***。
根据一个实施例,该计算机化的方法还可以包括如下的步骤:通过至少一个传感器来监测被测***,并且基于来自至少一个传感器的信息来修改所调度的多个扫描操作中的至少一部分。
根据一个实施例,至少一个传感器可以是耗电传感器或热传感器。
根据一个实施例,至少一个属性可以包括与至少一个传感器的位置有关的平面信息。
根据一个实施例,该计算机化的方法还可以包括修改被存储在电路模型中的至少一个属性。
根据一个实施例,该电路模型可以包括针对电路模型的多个节 点的多个属性,并且每个属性可以标示节点所属的电源域。
根据一个实施例,一种非瞬态的有形计算机可读介质存储的指令适于由计算机处理器执行以实行以下方法,该方法可以包括如下步骤:在调度器处接收用于对被测***的访问的多个访问请求,并且响应于多个访问请求而使用被测***的电路模型来调度多个扫描操作。该计算机化的方法还包括基于被放置在电路模型中并且由调度器检测到的至少一个属性来修改所调度的多个扫描操作中的至少一部分。该计算机化的方法可以进一步包括基于所修改的多个扫描操作来生成用于测试该被测***的输入测试数据,并且将输入测试数据应用到该被测***。
根据一个实施例,该计算机化的方法可以进一步包括如下的步骤:通过至少一个传感器来监测被测***,并且基于来自至少一个传感器的信息来修改所调度的多个扫描操作中的至少一部分。
根据一个实施例,至少一个传感器可以是耗电传感器或热传感器。
根据一个实施例,该方法可以进一步包括修改被存储在电路模型中的至少一个属性的步骤。
根据一个实施例,该电路模型可以包括针对电路模型的多个节点的多个属性,并且每个属性可以表示节点所属的电源域。
根据本文中以下参照附图的详细描述,这些和其他实施例将变得清楚。
附图说明
图1是根据一个实施例的测试环境的框图;
图2是针对在图1的测试环境中的基于位置的调度的实施例的示意图;
图3是图2的***的示例性扫描链的示例性电路模型的实施例;
图4是针对在图1的测试环境中的基于位置的调度的实施例;以及
图5是针对在图1的测试环境中的基于位置的调度的实施例。
具体实施方式
参照图1,用于测试联合测试行为小组(Joint Test Action Group,JTAG)***12的测试环境10包括经由JTAG测试访问端口(TAP)16与JTAG***12通信的测试指令集架构(TISA)处理器14,以及与TISA处理器14通信的调度器18。JTAG TAP 16可以是例如IEEE1149.1TAP等等。
美国专利申请公开No.2012/0117436(其通过引用而全文结合于此)描述了用于执行对被测***、包括JTAG***进行测试的各种***和方法,这是通过实施将计算机科学能力与***测试能力结合在一起的测试指令集架构(TISA)来执行的。一般而言,TISA将软件过程的原子级操作与测试过程的原子级扫描操作结合在一起。基于软件的算法可以利用任何适当的软件编程语言(例如,C、C++、Java、TCL、Python等,以及它们的各种组合)并且可以使用任何适当的处理器来实施。在JTAG架构中使用TISA使得扫描操作能够在扫描分段(Scan Segment)级别被执行,这允许单独可控的“扫描分段”限定在JTAG***的整个扫描路径内部。TISA能够通过在执行的时候所解析得到的基于位置的调度来执行对这些单独可控的“扫描分段”的扫描操作。
参照图2,JTAG***12可以包括被串联地布置在JTAG***12内的一个或多个设备20,以限定TISA处理器14经由TAP 16可访问的扫描链22,如图1所示。扫描链22贯穿JTAG***12的设备20,这些设备20在从如图1所示的TAP 16的测试数据输入(TDI)引脚到如图1所示的测试数据输出(TDO)引脚的方向中被标示为设备4、设备3、设备2和设备1。每个设备20包括具有单元26的多个寄存器24,单元26限定多个仪器28。如图2所看到的,JTAG***12包括被放置在四个设备20上并且经由扫描链22可访问的八个仪器28。八个仪器28在从TDI到TDO的方向中被标示为仪器4.2 和4.1(它们被串联地放置在设备4上)、仪器3.2和3.1(它们被串联地放置在设备3上)、仪器2(它被放置在设备2上)和仪器1.3、1.2和1.1(它们被串联地放置在设备1上)。八个仪器28被认为是JTAG扫描链22的分离的分段30。分段30可以被单独地控制并且因此得到扫描分段整合32(即,扫描链22可以被认为是由与八个仪器28对应的八个扫描分段30的序列组成,而不是被认为由扫描链22的每个设备20的每个寄存器24组成)。
因此,扫描链22由多个单元26组成,并且每个分段30包括扫描链22的单元26中的至少一个单元。分段30可以以被测的JTAG***12的许多级别来限定(例如,分段30可以是设备20、仪器28、寄存器24、寄存器的分段等,并且可以是前述的各种组合)。因此,扫描链22被分解成的分段30可以以被测的JTAG***12的许多级别来限定。通过这种方式,分段30可以表示扫描链22的最小控制单元。
TISA处理器14适于通过将基于软件的算法与JTAG原语(primitive)结合在一起来执行JTAG***12的边界-扫描测试。更具体地,TISA处理器14可以以JTAG扫描链22的分段级别来执行扫描操作,这得到以下优势:(1)对各个分段30的操作是本地的(即,这些操作独立于该分段作为其中的一部分的拓扑)并且(2)整体扫描操作由对分段30的一系列有序的扫描操作组成,扫描链由分段30组成。
在测试环境10时,调度器18适于在执行的时候动态地调度边界-扫描访问,使得“向量”的概念不再必要。取而代之,调度器18可以支持基于位置的调度,这仅需要扫描链22内部的每个分段30的位置。为了支持基于位置的调度,调度器18包括一个或多个调度器核心处理34和对JTAG***12进行建模的电路模型36。调度器核心处理34,如以下将更详细讨论的,是被配置为使用电路模型36来执行基于位置的调度的处理。
调度器18被配置为从一个或多个用户应用程序40接收访问请 求38,使用电路模型36来执行对访问请求38的基于位置的调度,并且利用访问响应42来向用户应用程序40或向TISA处理器14进行响应,访问响应42指示TISA操作44(与访问请求38和访问响应42相关联)何时可以在JTAG***12的扫描链22的部分上被执行。相应地,需要访问扫描链22的一个或多个部分、例如一个或多个特定分段30的用户应用程序40被配置为向调度器18提供针对所期望的分段30的访问请求38。调度器18被配置为确定如下的调度,用户应用程序40根据该调度可以访问扫描链22的所请求的部分,从而避免用户应用程序40需要计算针对整个扫描链22的完整向量。
参照图3,电路模型36是JTAG***12的简化模型,该模型在组成JTAG***12的扫描链22(如图2所示)的扫描分段30(例如,仪器1.1、1.2、1.3、2、3.1、3.2、4.1和4.2)方面被指定。在一个实施例中,电路模型36可以使用树结构来实施。在树结构中,JTAG扫描链22的每个分段30被表示为该树结构中的叶节点46,并且该树的其余部分包括超级分段(被放置在一个或多个分级级别之上),这些超级分段表示JTAG扫描链22的分级性质。例如,树结构的根节点48表示被测的JTAG***12。电路模型36的下一级别包括四个节点(被标示为设备1、仪器2、设备3和设备4),其中针对设备1、3和4的节点每个均具有从其中对向延伸的另外的节点,并且针对仪器2的节点是叶节点46。电路模型36的底部级别包括对应于七个分段30的七个叶节点46,仪器28中的一些仪器如图2所示由这七个分段30组成(即,设备1节点是三个叶节点46的父,这三个叶节点46表示组成设备1的仪器1.1、1.2和1.3;设备3节点是两个叶节点46的父,这两个叶节点46表示组成设备3的仪器3.1和3.2;并且设备4节点是两个叶节点46的父,这两个叶节点46表示组成设备4的仪器4.1和4.2)。在电路模型36中,扫描分段30、即叶节点46被描绘为矩形节点并且其余节点被描绘为椭圆形节点。
电路模型36的树结构允许每个扫描分段30、即树结构的叶节点 46根据它在树结构中的路径而被唯一地标识。例如,表示仪器1.3的分段30通过路径SUT.设备1.仪器1.3而被唯一地标识,表示仪器2的分段30通过路径SUT.仪器2而被唯一地标识,表示仪器4.2的分段30通过路径SUT.设备4.仪器4.2而被唯一地标识,以此类推。相应地,树结构的简单的深度优先(也被称为后序(post-order))遍历提供了JTAG***12的如图2所示的扫描链22的扫描分段30的正确顺序。因此,电路模型36被配置为通过电路模型36的深度优先遍历来指定JTAG***12的扫描分段30的顺序(例如,如图2中所示出的,如在扫描分段整合32中所描绘的)。
仍参照图3,在一个实施例中,电路模型36还可以包括被附着到电路模型36的一个或多个节点的一个或多个属性50,这些属性50为如图2所示的调度器18提供增强信息,如图2所示的调度器18可以使用该增强信息来动态地将由TISA处理器14对JTAG***12执行的扫描操作(如图2所示)适配至在测试期间如图2所示的JTAG***12正在经历的真实场景。电路模型36的属性50可以包括适合于由如图2所示的调度器18在确定如图2所示的访问请求38的调度和/或确定如图2所示的访问响应42时使用的任何信息,访问响应42用于由如图2所示的TISA处理器14执行如图2所示的对应TISA操作44。例如,由一个或多个属性50提供的增强信息可以与如下各项有关:由于如图2所示的JTAG***12内的增加的本地活动性而产生的如图2所示的JTAG***12内的耗电峰值和热点,各种其他类型的缺陷,这样的处理差异,和/或可能改变被测***的特性或者任何其他类似信息的***老化。由一个或多个属性50提供的这种增强信息可以例如从先验知识(例如,JTAG***12的过去的测试)、从在被测的JTAG***12的测量或者前述的组合中发展而来。尽管被示出为属性50被另外地附着到电路模型36的节点,本领域技术人员应当理解的是,属性50可以取而代之由电路模型36的每个节点中的另外的字段来提供。
参照回图2,调度器18在电路模型36的遍历期间读取如图3所 示的一个或多个属性50,并且将如图3所示的一个或多个属性50反馈至协助模块52。在一个实施例中,协助模块52可以是运行在调度器18上的或者是调度器18可访问的程序,而在一些实施例中,协助模块52可以使用如图3所示的属性50来执行一个或多个计算并且可以遵循访问者设计样式(Visitor Design Pattern)或另一个类似的设计模型来影响遍历的结果。例如,协助模块52可以推动中性操作而不是所期望的操作以便减少活动性、或者可以通过例如修改如来自P1687标准的分段***比特(SIB)的支持分级的元素的值来增加和/或从扫描链22减去一个或多个分段30。由调度器18执行的遍历的结果因此由协助模块52的结果来修改。
有利的是,在一个实施例中,传统调度器(即,不具有协助模块52的调度器)通过简单地忽略被放置在其中的属性50仍然可以处理电路模型36,以便根据扫描分段整合32来指定JTAG***12的扫描链22的扫描分段30的顺序。
尽管已经示出图2和图3并且已经参照本文中所描述的示例性实施例来描述图2和图3,本领域技术人员将理解的是,可以在它们的形式和细节上做出各种改变而不会偏离本发明的精神和范围。例如,在一个实施例中,并非电路模型36的所有节点都必须具有与其相关联的属性50。另外的,在一个实施例中,协助模块52可以修改电路模型36的属性50中的一个或多个属性。在一个实施例中,电路模型36可以包括被放置在其中的不同类型的属性50。例如,电路模型36可以包括涉及处理差异的第一类型的属性50和涉及耗电的第二类型的属性50。在这个实施例中,该***可以包括多个协助模块52,使得每个协助模块52处理不同类型的属性50。
参照图4,在操作时,一种用于支持针对测试JTAG***12的基于位置的调度的方法的一个实施例开始于步骤54,其中调度器18从一个或多个用户应用程序40接收无序的访问请求38,这一个或多个用户应用程序40请求访问被测的JTAG***12的如图2所示的扫描链22的如图2所示的一个或多个仪器28(即,分段30)。例 如,在一个实施例中,用户应用程序40可以发出针对如图2所示的仪器28中的任何仪器的访问请求38。用户应用程序40不具有JTAG***12的如图2所示的扫描分段整合32的知识,并且因此用户应用程序40仅仅给调度器18发送访问请求38而不说明与访问请求38相关联的TISA操作44可以或应当以什么样的顺序被应用至JTAG***12。
在步骤56,调度器18执行电路模型36的遍历,以确定无序的访问请求38的调度和读取一个或多个属性50。调度器18基于如图2所示的扫描分段整合32(如在被测的JTAG***12的电路模型36中所限定的)来确定无序的访问请求38的调度,如以上所讨论的,电路模型36对于调度器18是可用的。
在步骤58,调度器18向协助模块52发送一个或多个属性以供进一步分析。调度器18然后在步骤60基于电路模型36的遍历来生成有序的访问响应42。协助模块52在步骤62从调度器18接收一个或多个属性50。在步骤64,协助模块52使用一个或多个属性50来计算应当对有序的访问响应42做出的任何修改。在步骤66,协助模块52向调度器18发送任何修改。在步骤68,调度器18从协助模块52接收修改,并且在步骤70基于从协助模块52接收的任何修改来修改有序的访问响应42。在步骤72,调度器18向用户应用程序40发送经修改的有序的访问响应42。因此,调度器18向用户应用程序40提供经修改的访问响应42,其中经修改的访问响应42指示用户应用程序40何时可以向TISA处理器14提供相关联的TISA操作44(与访问请求38和访问响应42相关联)以供执行。
在步骤74,用户应用程序40从调度器18接收经修改的有序的访问响应42,并且在步骤76,用户应用程序40基于经修改的有序的访问响应42的集合,来生成与经修改的有序的访问响应42相关联的、要在JTAG***12的如图2所示的扫描链22上被执行的TISA操作44。在步骤78,用户应用程序40向TISA处理器14发送TISA操作44。在步骤80,TISA处理器14接收TISA操作44。在步骤82, TISA处理器14处理TISA操作44以生成相关联的输入测试数据,并且将输入测试数据应用至被测的JTAG***12。可选地,TISA处理器14还可以接收由JTAG***12生成的输出测试数据。
就此而言,调度器18处理从用户应用程序40接收的无序的访问请求38的集合,生成有序的访问响应42的集合(例如,如调度器18从电路模型36所确定的,根据如图2所示的扫描分段整合32来排序),并且然后通过协助模块52,基于由属性50提供的增强信息来修改有序的访问响应42的集合。因此,通过修改有序的访问响应42的集合以说明JTAG***12的各种特性、诸如由于JTAG***12内的增加的本地活动性而产生的耗电特性、热量生成特性和/或热耗散、处理差异、***的老化和/或任何其他类似的特性和/或***信息之类的,调度器18和协助模块52能够有利地适配有序的访问响应42的集合以便在测试时更准确地对JTAG***12进行建模。如以上所讨论的,由一个或多个属性50所提供的这种增强信息可以例如从先验知识(例如,JTAG***12的过去的测试)、从在被测的JTAG***12的测量或者前述的组合中发展而来。TISA处理器14然后可以将有序的访问响应42的经修改的集合用于JTAG***12的处理。
尽管主要地被描绘和描述为以特定顺序串联地被执行,本领域技术人员将理解的是,图4的步骤中的至少一些部分可以同时地和/或以不同于图4中所描绘的顺序来执行。附加地,尽管为了简单化而在用户应用程序40向TISA处理器14提供TISA操作44的环境内进行描绘和描述,要注意的是,在一个实施例中,调度器18可以负责向TISA处理器14提供TISA操作44(即,调度器18可以执行图4的步骤74-78)。在一个实施例中,协助模块52还可以被合并到调度器18中,从而调度器18可以负责执行图4的步骤62-66。
参照图5,在一个实施例中,图4的所有步骤56至70可以在树遍历级别上被实施,以允许访问者设计样式的最直接和有效的应用。在步骤84,如图4所示的调度器18开始电路模型36的遍历。例如, 如图4所示的调度器18可以当在图4的步骤54处接收到无序的访问请求时开始遍历。在步骤86,如图4所示的调度器18在遍历期间评估是否在电路模型36的给定节点处遇到属性50。如果遇到一个属性,如图4所示的调度器18在步骤88将给定节点的属性50发送至协助模块52。例如,一旦如图4所示的调度器18在后序遍历操作期间遇到属性50,如图4所示的调度器18就可以发送属性50。在步骤90,协助模块52从如图4所示的调度器18接收属性50。在步骤92,协助模块52处理属性50,以确定是否应当针对给定节点而对访问响应42做出修改。在步骤94,如图4所示的调度器18将来自协助模块52的任何修改考虑在内,生成针对给定节点的访问响应42。因此,由协助模块52在步骤92给出的处理和响应由如图4所示的调度器18有利地用于直接地决定树遍历和访问响应42的生成。在步骤96,如图4所示的调度器18评估电路模型36的遍历是否完成。如果遍历未完成,如图4所示的调度器18继续遍历,重复以上步骤以便生成访问响应42。如果如图4所示的调度器18确定电路模型的调度完成了,如图4所示的调度器18在步骤98向如图4所示的用户应用程序40或者TISA处理器14发送经修改的后续的访问响应42。如图4所示的用户应用程序40和/或如图4所示的TISA处理器14然后如以上在图4的步骤74-82中所讨论的,处理和使用经修改的有序的访问响应42。在树遍历期间处理属性50,如以上所讨论的,有利地允许访问者设计样式的直接和有效的应用。
如以上所讨论的,属性50可以有利地说明JTAG***12的各种特性,诸如由于JTAG***12内的增加的本地活动性而产生的耗电特性、热量生成特性和/或热耗散、处理差异、***的老化和/或任何其他类似的特性和/或***信息。参照回图2和图3,在一个实施例中,属性50可以被实施以说明正在被测试的芯片(即,JTAG***12)的电源域特性。例如,由于复杂的性能/电源耗散权衡等等,现代芯片通常由多个互相依赖的电源域组成,而不是如较老的芯片一样由一个唯一的电源组成。传统的边界-扫描测试工具不能够说明多 个互相依赖的电源域的电源特性,因为涉及JTAG***12的哪些部分正在由具体电源域供电的信息通常在样式生成的时候是不可获得的,并且此外还因为芯片(即,JTAG***12)的整体电源状态在操作和测试期间可能极大地变化。由具备带有属性50的电路模型26的调度器18连同协助模块52一起提供的增强型TISA调度可以有利地通过以上讨论的动态调度来解决与多个互相依赖的电源域相关联的问题。例如,电路模型36的每个节点(例如,叶节点46等)可以接收标示该节点属于哪个电源域的属性50。协助模块52可以读取和修改JTAG***12的实际电源状态(例如,通过专用接口、扫描可访问的仪器等),并且可以如以上所讨论的基于标示电源域的属性50连同JTAG***12的实际电源状态一起来适配扫描调度。例如,协助模块52将会把被停电的JTAG***12的部分从扫描链22中取出,以允许正确的操作。附加地,在接收到对访问JTAG***12的掉电部分的访问请求38时,协助模块52可以触发一个序列以对JTAG***12的所述部分加电。这可以例如通过访问JTAG***12的作为P1687仪器的电源控制器来实现。
在一个实施例中,由具备带有属性50的电路模型26的调度器18连同协助模块52一起提供的增强型TISA调度还可以动态地监测JTAG***12内的耗电并且动态地适配到JTAG***12的实际情况。协助模块52可以通过嵌入式P1687仪器(其可以提供精细的分辨率)从监测JTAG***12的外部检测仪器(例如,连接到主要芯片电源的监测器)、或者从其他类似的监测工具获得耗电信息。在每个扫描操作44处,调度器18可以召唤协助模块52以允许协助模块52收集并且通过将耗电信息与扫描活动性相关来布置耗电信息。耗电信息可以在协助模块52的内部状态(例如,存储器)中被保存,或者被写入到电路模型36的属性50并且可以稍后由协助模块52使用以如以上所讨论的那样用于说明电源域特性。协助模块52因此可以被用作检查工具,获得扫描/仪器活动性与耗电之间的精细相关性或者被用于对扫描操作44施加约束以便例如减少功率小故障等等。
在一个实施例中,由具备带有属性50的电路模型26的调度器18连同协助模块52一起提供的增强型TISA调度还可以提供对JTAG***12的热行为的监测和补偿。对热行为的补偿类似于以上所讨论的耗电补偿,除了取代功率监测器而使用热传感器。对JTAG***12的热特性的监测和补偿可能是特别重要的,因为在测试期间JTAG***12的活动性以及因此热分布(profile)可能非常不同于在正常工作情况下同一JTAG***的热分布。例如,在测试期间,非常本地化的测试例程可能导致JTAG***12的具体部分过热,具有永久损坏该***的风险。协助模块52可以如以上所讨论的,通过热传感器获得与JTAG***12的热行为有关的信息,并且可以基于JTAG***12的实际热状态来动态地修改测试执行流、例如扫描调度。在这个实施例中,电路模型36可以包括如下的属性50,这些属性50提供平面信息、即JTAG***12内部的不同热传感器和扫描链22的位置。协助模块52可以使用这个平面信息来相应地引导扫描操作44。例如,协助模块52可以暂停在所检测到的热点周围的扫描操作44,以允许该热点冷却,或者如果JTAG***12包括扫描可访问的冷却风扇,协助模块52可以相应地调谐它们。
在一个实施例中,由具备带有属性50的电路模型26的调度器18连同协助模块52一起提供的增强型TISA调度可以提供授权方案,以供安全扫描访问。具体地,存在许多应用程序,在这些应用程序中对扫描链22提供访问则要么是在知识产权(即通过储备工程)或者是在安全性(即,如果该设备是授权设备)方面可能有泄露敏感信息的风险。由于这些安全性的考虑,许多设备通过使得设备不可测试(例如,通过禁用访问,例如,通过消除或者去掉TAP)来限制访问。属性50可以通过存储授权信息、诸如非对称方案的公共密钥等来提供授权方案,以供安全扫描访问。协助模块52然后将需要接收由芯片提供商提供的秘密密钥以与所存储的授权信息进行比较,以便授权和提供对特定仪器28的访问。在其中访问不是由协助模块52授权的情况中,协助模块52可以生成错误或者可以强制地 绕开该特定仪器28。以上所讨论的授权方案还可以出于其他安全性的理由、诸如用以允许仅经许可的用户访问等而被有利地实施。
尽管出于清楚和简单化的目的而在图1和图2中被示出为分离的单元,本领域技术人员应当理解的是,调度器18、协助模块52、用户应用程序40和TISA处理器14中的一个或多个可以被合并成运行在一个或多个处理器等上的单个设备或软件模块。附近地,本领域技术人员应当理解的是,如图1和图2中示出的测试环境10的各种单元之间的通信可以以任何适当的方式被实施(例如,取决于所使用的设备的数目、设备的位置等等)。例如,在一个实施例中,调度器18和协助模块52可以被组合在与TISA处理器14和用户应用程序40两者分离的单个设备中。在这个实施例中,分离的设备可以经由一个或多个通信网络(例如,经由以太网网络、万维网、蓝牙连接、无线地等等,以及前述的各种组合)而彼此通信。
进一步注意的是,如图1和图2中示出的测试环境10的各种单元、诸如调度器18和协助模块52之类的可以使用硬件、软件和/或前述的组合来实施。例如,调度器18、用户应用程序40和/或协助模块52可以每个均以硬件来实施、或者被实施为基于软件的模块,该基于软件的模块被存储在一个或多个存储器中并且被配置用于由一个或多个处理器(例如,TISA处理器14和/或任何其他适当的(多个)处理器,这可以取决于TISA处理器14、调度器18、协助模块52和/或用户应用程序40的位置)执行。类似地,TISA处理器14的扫描-分段级别特征可以使用诸如“位冲(bit bang)”之类的技术而在软件中进行仿真。如图1和图2中示出的测试环境10包括必要的电子设备、软件、存储器、储存装置、数据库、固件、逻辑/状态机、微处理器、通信链路、网络接口、显示器或者其他视觉或音频用户接口、打印设备、以及任何其他输入/输出接口,以执行本文中所描述的功能和/或实现本文中所描述的结果。适当的计算机程序代码可以被提供用于执行多种功能,包括以上所讨论的用于提供动态扫描调度的这些功能。计算机程序代码还可以包括诸如操作***、 数据库管理***和“设备驱动器”之类的程序单元,这些“设备驱动器”允许一个或多个处理器(诸如TISA处理器14)与计算机***设备(例如,视频显示器、键盘、计算机鼠标等)进行对接。
本文中所讨论的各种处理器和处理、包括TISA处理器14可以包括一个或多个常规微处理器和一个或多个补充的协同处理器,诸如数学协同处理器之类的。本文中所讨论的数据储存装置结构和存储器可以包括磁、光和/或半导体存储器的合适组合,并且可以包括例如RAM、ROM、闪存和/或硬盘或硬盘驱动器。数据储存装置结构和存储器可以存储例如一个或多个操作***和/或一个或多个程序(例如,计算机程序代码和/或计算机程序产品),这些程序适于根据本文中所讨论的各种实施例来引导一个或多个处理器。操作***和/或程序可以例如以压缩的、非解译的和/或加密的格式被存储,并且可以包括计算机程序代码。尽管程序中的指令序列的执行可能使得处理器执行本文中所描述的处理步骤,但是硬接线电路可以取代或者结合软件指令一起用于本发明的这些处理的实施。因此,本发明的实施例不限于硬件和软件的任何具体组合。
程序还可以以可编程硬件设备来实施,可编程硬件设备诸如现场可编程门阵列、可编程阵列逻辑、可编程逻辑设备等。程序还可以以软件来实施,以供由各种类型的计算机处理器执行。可执行代码的程序可以例如包括计算机指令的一个或多个物理或逻辑的框,这一个或多个物理或逻辑的框可以例如被组织为对象、过程、处理或函数。然而,所标识的程序的可执行档不需要是物理上一起被放置,而是可以包括被存储在不同位置的分离的指令,这些分离的指令当在逻辑上被结合在一起时包括了该程序并且实现针对本文所描述的程序的所陈述的目的。
如本文中所使用的,术语“计算机可读介质”指的是向测试环境10的一个或多个处理器(例如,TISA处理器14)(或者本文中所描述的设备的任何其他处理器)提供或者参与提供指令以供执行的任何介质。这样的介质可以采用许多形式,包括但不限于非易失 性媒介和易失性媒介。非易失性媒介包括例如光、磁或光磁盘,诸如存储器之类的。易失性媒介包括动态随机访问存储器(DRAM),其典型地包括主存储器。计算机可读介质的一般形式包括例如,软盘、可折叠盘、硬盘、磁带、任何其他磁介质、CD-ROM、DVD、任何其他光介质、RAM、PROM、EPROM或EEPROM(电可擦除可编程只读存储器)、FLASH-EEPROM、任何其他存储器芯片或盒、或者计算机能够从中进行读取的任何其他介质。
计算机可读介质的各种形式可以涉及将一个或多个指令的一个或多个序列携带至本文中所描述的一个或多个处理器以供执行。例如,指令可以初始地承载在远程计算机(未示出)的磁盘上。远程计算机可以将这些指令加载到它的动态存储器中并且通过以太网连接、电缆线路或者甚至是使用调制解调器的电话线路来发送这些指令。计算设备(例如,服务器)本地的通信设备可以在相应的通信线路上接收该数据并且将该数据放置在针对一个或多个处理器的***总线上。该***总线可以将该数据携带到主存储器,一个或多个处理器可以从该主存储器获取并且执行这些指令。由主存储器接收的这些指令可以可选地在由一个或多个处理器执行之前或之后被存储在存储器中。此外,指令可以经由通信端口被接收为电、电磁或光信号,这些信号是携带各种类型的信息的无线通信或数据流的示例性形式。
用于本文中所描述的动态扫描调度的***和方法通过具有被放置在其中的属性50的电路模型36而提供被测的JTAG***12的简单化建模。本文中所描述的***和方法在不需要被测的JTAG***12的广泛模型的情况下,通过调度器18和协助模块52使用属性50来说明***特性,而有利地提供扫描样式适配和重新定位目标。因此,本文中所描述的***和方法可以适配JTAG***12的测试,以根据JTAG***12的任务模式来建模实际的场景。另外地,属性50可以被调度器18和/或协助模块52改变和重新写入到电路模型36,从而该模型可以说明对在测试期间的JTAG***12的改变。
尽管已经关于本发明的详细实施例来示出和描述了本发明,本领域技术人员将理解的是,可以在本发明的形似和细节上做出各种改变而不偏离本发明的精神和范围。

Claims (10)

1.一种计算机化的***,包括:
处理模块,被配置为接收与被测***的多个分段相关联的多个扫描操作,并且被配置为由此生成输入测试数据,所述输入测试数据被配置为经由测试访问端口被应用至所述被测***;以及
调度器,所述调度器包括所述被测***的电路模型,所述电路模型限定所述被测***的所述多个分段,所述调度器适于基于所述电路模型来为所述处理模块提供针对所述多个扫描操作的调度;
其中所述电路模型包括至少一个属性,所述至少一个属性提供针对所述多个分段中的至少一个分段的增强信息,所述调度器处理所述至少一个属性以便动态地修改被提供给所述处理模块的所述调度。
2.根据权利要求1所述的计算机化的***,还包括:
与所述调度器通信的协助模块;
其中所述调度器适于向所述协助模块提供所述至少一个属性以供处理。
3.根据权利要求2所述的计算机化的***,其中所述协助模块适于至少基于所述至少一个属性来修改所述调度。
4.根据权利要求2所述的计算机化的***,其中所述协助模块适于修改被存储在所述电路模型中的所述至少一个属性。
5.根据权利要求2所述的计算机化的***,还包括至少一个传感器,所述至少一个传感器监测所述被测***并且向所述协助模块提供状态信息。
6.根据权利要求5所述的计算机化的***,其中所述至少一个传感器是耗电传感器或热传感器。
7.根据权利要求6所述的计算机化的***,其中所述至少一个属性包括与所述至少一个传感器的位置有关的平面信息。
8.根据权利要求5所述的计算机化的***,其中所述协助模块适于至少基于来自所述至少一个传感器的信息来修改所述调度。
9.根据权利要求1所述的计算机化的***,其中所述电路模型包括针对所述电路模型的多个节点的多个属性;并且
其中每个属性标示所述节点所属的电源域。
10.根据权利要求1所述的计算机化的***,其中所述至少一个属性包括授权密钥。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9183105B2 (en) * 2013-02-04 2015-11-10 Alcatel Lucent Systems and methods for dynamic scan scheduling
US9640280B1 (en) * 2015-11-02 2017-05-02 Cadence Design Systems, Inc. Power domain aware insertion methods and designs for testing and repairing memory
US11334284B2 (en) * 2018-09-24 2022-05-17 Samsung Electronics Co., Ltd. Database offloading engine
CN109857632B (zh) * 2018-12-06 2022-04-15 东软集团股份有限公司 测试方法、装置、终端设备及可读存储介质
KR102263947B1 (ko) * 2021-02-18 2021-06-10 아주대학교산학협력단 하드에러 안정성과 소프트에러 안정성을 고려한 위성 시스템 최적화 장치 및 방법
CN117741411A (zh) * 2024-02-19 2024-03-22 西安简矽技术有限公司 一种芯片的调校***和方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101883991A (zh) * 2007-12-04 2010-11-10 阿尔卡特朗讯美国公司 描述适于动态修改片上***扫描路径的组件的方法和装置

Family Cites Families (54)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5694399A (en) 1996-04-10 1997-12-02 Xilinix, Inc. Processing unit for generating signals for communication with a test access port
US5828579A (en) 1996-08-28 1998-10-27 Synopsys, Inc. Scan segment processing within hierarchical scan architecture for design for test applications
US5949692A (en) 1996-08-28 1999-09-07 Synopsys, Inc. Hierarchical scan architecture for design for test applications
JP3145976B2 (ja) 1998-01-05 2001-03-12 日本電気アイシーマイコンシステム株式会社 半導体集積回路
US6061709A (en) 1998-07-31 2000-05-09 Integrated Systems Design Center, Inc. Integrated hardware and software task control executive
US6195774B1 (en) 1998-08-13 2001-02-27 Xilinx, Inc. Boundary-scan method using object-oriented programming language
US7392431B2 (en) 1999-02-19 2008-06-24 Texas Instruments Incorporated Emulation system with peripherals recording emulation frame when stop generated
US7089404B1 (en) * 1999-06-14 2006-08-08 Transmeta Corporation Method and apparatus for enhancing scheduling in an advanced microprocessor
JP2001184380A (ja) * 1999-12-24 2001-07-06 Sharp Corp 半導体集積回路の設計支援装置
JP2001201543A (ja) 2000-01-18 2001-07-27 Rooran:Kk スキャン・パス構築用プログラムを記録した記録媒体とスキャン・パスの構築方法及びこのスキャン・パスを組み込んだ演算処理システム
US6453456B1 (en) 2000-03-22 2002-09-17 Xilinx, Inc. System and method for interactive implementation and testing of logic cores on a programmable logic device
US6640322B1 (en) 2000-03-22 2003-10-28 Sun Microsystems, Inc. Integrated circuit having distributed control and status registers and associated signal routing means
US6950963B1 (en) * 2000-05-30 2005-09-27 Agere Systems Inc. Control method and apparatus for testing of multiple processor integrated circuits and other digital systems
US6691270B2 (en) 2000-12-22 2004-02-10 Arm Limited Integrated circuit and method of operation of such a circuit employing serial test scan chains
US8769359B2 (en) * 2001-02-15 2014-07-01 Syntest Technologies, Inc. Multiple-capture DFT system for detecting or locating crossing clock-domain faults during self-test or scan-test
US6957371B2 (en) 2001-12-04 2005-10-18 Intellitech Corporation Method and apparatus for embedded built-in self-test (BIST) of electronic circuits and systems
US20030163773A1 (en) 2002-02-26 2003-08-28 O'brien James J. Multi-core controller
US7073110B1 (en) 2002-04-26 2006-07-04 Xilinx, Inc. Method and system for programmable boundary-scan instruction register
JP2005524851A (ja) * 2002-05-08 2005-08-18 エヌピーテスト, インコーポレイテッド 複数の命令メモリを有するテスタシステム
US7234092B2 (en) 2002-06-11 2007-06-19 On-Chip Technologies, Inc. Variable clocked scan test circuitry and method
US6832539B2 (en) 2002-07-15 2004-12-21 Delaware Capital Formation, Inc. Cylinder lock
US20040025925A1 (en) 2002-08-06 2004-02-12 Jeremy Gin Adjustable mobility-aid apparatus that avoids triggering alarms
US20040078179A1 (en) 2002-10-17 2004-04-22 Renesas Technology Corp. Logic verification system
US7539915B1 (en) 2003-01-07 2009-05-26 Marvell Israel (Misl) Ltd. Integrated circuit testing using segmented scan chains
US7380186B2 (en) * 2003-01-28 2008-05-27 Nxp B.V. Boundary scan circuit with integrated sensor for sensing physical operating parameters
US7406699B2 (en) 2003-04-02 2008-07-29 Microsoft Corporation Enhanced runtime hosting
US7080789B2 (en) 2003-05-09 2006-07-25 Stmicroelectronics, Inc. Smart card including a JTAG test controller and related methods
US7149943B2 (en) 2004-01-12 2006-12-12 Lucent Technologies Inc. System for flexible embedded Boundary Scan testing
US7139950B2 (en) 2004-01-28 2006-11-21 International Business Machines Corporation Segmented scan chains with dynamic reconfigurations
US7334060B2 (en) 2004-03-19 2008-02-19 International Business Machines Corporation System and method for increasing the speed of serially inputting data into a JTAG-compliant device
US20060059372A1 (en) * 2004-09-10 2006-03-16 International Business Machines Corporation Integrated circuit chip for encryption and decryption having a secure mechanism for programming on-chip hardware
US7254760B2 (en) * 2004-10-05 2007-08-07 Verigy (Singapore) Pte. Ltd. Methods and apparatus for providing scan patterns to an electronic device
US7143324B2 (en) 2004-11-04 2006-11-28 Avago Technologies General Ip (Singapore) Pte. Ltd. System and method for automatic masking of compressed scan chains with unbalanced lengths
US7206983B2 (en) 2005-03-31 2007-04-17 Lsi Logic Corporation Segmented addressable scan architecture and method for implementing scan-based testing of integrated circuits
US7240264B2 (en) * 2005-04-28 2007-07-03 Lsi Corporation Scan test expansion module
US20060259828A1 (en) * 2005-05-16 2006-11-16 Texas Instruments Incorporated Systems and methods for controlling access to secure debugging and profiling features of a computer system
US7383478B1 (en) 2005-07-20 2008-06-03 Xilinx, Inc. Wireless dynamic boundary-scan topologies for field
JP2007147352A (ja) 2005-11-25 2007-06-14 Sony Corp 無線インターフェースモジュール及び電子機器
US20070162759A1 (en) * 2005-12-28 2007-07-12 Motorola, Inc. Protected port for electronic access to an embedded device
TWI298394B (en) * 2006-03-15 2008-07-01 Silicon Integrated Sys Corp Method for detecting defects of a chip
US8015462B2 (en) 2007-05-11 2011-09-06 Renesas Electronics Corporation Test circuit
US7971176B2 (en) * 2008-03-18 2011-06-28 International Business Machines Corporation Method for testing integrated circuits
US7877715B1 (en) * 2008-03-28 2011-01-25 Cadence Design Systems, Inc. Method and apparatus to use physical design information to detect IR drop prone test patterns
US8499230B2 (en) * 2008-05-07 2013-07-30 Lsi Corporation Critical path monitor for an integrated circuit and method of operation thereof
US9501589B2 (en) * 2008-05-07 2016-11-22 Mentor Graphics Corporation Identification of power sensitive scan cells
US8001433B1 (en) * 2008-12-30 2011-08-16 Cadence Design Systems, Inc. Scan testing architectures for power-shutoff aware systems
US8621301B2 (en) * 2009-03-04 2013-12-31 Alcatel Lucent Method and apparatus for virtual in-circuit emulation
US8775884B2 (en) * 2009-03-04 2014-07-08 Alcatel Lucent Method and apparatus for position-based scheduling for JTAG systems
US8719649B2 (en) * 2009-03-04 2014-05-06 Alcatel Lucent Method and apparatus for deferred scheduling for JTAG systems
US8533545B2 (en) * 2009-03-04 2013-09-10 Alcatel Lucent Method and apparatus for system testing using multiple instruction types
WO2011044156A1 (en) * 2009-10-05 2011-04-14 Asset Intertech, Inc. Protection of proprietary embedded instruments
US8443326B1 (en) * 2012-04-10 2013-05-14 Freescale Semiconductor, Inc. Scan chain re-ordering in electronic circuit design based on region congestion in layout plan
JP6036134B2 (ja) * 2012-10-05 2016-11-30 富士通株式会社 設計支援装置、設計支援方法、および設計支援プログラム
US9183105B2 (en) * 2013-02-04 2015-11-10 Alcatel Lucent Systems and methods for dynamic scan scheduling

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101883991A (zh) * 2007-12-04 2010-11-10 阿尔卡特朗讯美国公司 描述适于动态修改片上***扫描路径的组件的方法和装置

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
Al Crouch 等.IEEE P1687: Toward Standardized Access of Embedded Instrumentation.《INTERNATIONAL TEST CONFERENCE》.2006, *
Farrokh Ghani Zadegan 等.Reusing and Retargeting On-Chip Instrument Access Procedures in IEEE P1687.《IEEE Design & Test of Computers》.2012, *

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