CN104951374A - 一种基于多操作***的多内核处理装置 - Google Patents

Abstract

本发明公开了一种基于多操作***的多内核处理装置，包括电源电路、多内核处理器电路、共享内存电路、数据外存电路、低速通信电路、高速通信电路、调试与下载电路。对两个内核上的操作***进行了剪裁定制，使两个操作***能独占式的控制装置上特定硬件资源，同时装置上任何硬件资源也有对应的操作***操控。每个操作***在共享内存电路和数据外存电路中占有独立空间并互不干涉运行，各操作***间能且仅能通过共享内存进行数据交互。

Description

一种基于多操作***的多内核处理装置

技术领域

本发明属于航空电子***中的机载计算机技术领域，特别涉及基于多核架构的处理装置及其方法。

背景技术

随着新一代航空电子***对处理性能和集成度的要求越来越高，各分***中广泛应用的处理装置必须拥有强大的计算能力、多层缓存结构、高速IO接口和矢量运算功能，以应对如任务调度，数据处理，图形绘制等不同分***的特色需求。另外设备的轻量化和低功耗化要求，也给处理装置提出了新的挑战。

原有的技术路线是通过将多个已经成熟应用的处理装置集成到单个装置上，以达到***设计的性能要求。但这种简单的物理堆叠集成要求较大的结构空间，同时装置散热量的提升也不符合低功耗化的要求。

发明内容

为了满足设备的轻量化和低功耗化要求，本发明的发明目的在于提供一种基于多操作***的多内核处理装置，将处理器的外设资源根据应用需求差异性的分配给不同的内核进行控制，多个内核之间通过共享内存进行数据通信。该发明相对于传统的技术路线，充分利用了处理器资源，在功耗未有提升的情况下倍化了处理能力。多个内核上运行的不同操作***根据不同应用场合进行特殊定制，以满足***的多方面需求。

本发明的发明目的通过以下技术方案实现：

一种基于多操作***的多内核处理装置，包括电源电路、多内核处理器电路、共享内存电路、数据外存电路、低速通信电路、高速通信电路、调试与下载电路。

所述电源电路为多内核处理器电路、共享内存电路、数据外存电路、低速通信电路、高速通信电路、调试与下载电路适配相应的电源激励；

所述多内核处理器电路通过高速通信电路和低速通信电路，接收来自其他装置的数据信息，通过多内核处理器电路上运行的各个操作***对数据信息进行处理及发送；

所述共享内存电路用于作为数据暂存空间，为多内核处理器电路上运行的各个操作***提供数据交互桥梁；

所述数据外存电路用于作为非易失性空间，存储多内核处理器电路所处理的数据信息；

所述的低速通信电路用于作为与外界通信的低速通道，实现多内核处理器电路与其他装置之间接收或发送低速数据信息；

所述的高速通信电路用于作为与外界通信的高速通道，实现多内核处理器电路与其他装置之间接收或发送高速数据信息；

所述调试与下载电路用于作为与上位机相连的配置端，下载包括逻辑代码和操作***代码的配置项，实现对多内核处理装置的硬件配置。

依据上述特征，多内核处理器电路集成了与共享内存电路接口的内存控制器。

进一步，所述共享内存电路由1片以上内存芯片堆叠而成，各片内存芯片除共享地址信号外，其他控制信号均由内存控制器提供。

依据上述特征，多内核处理器电路集成了与数据外存电路接口的eLBC总线控制器。

进一步，所述eLBC总线控制器与数据外存电路之间设有1个以上的总线收/发控制器，通过将总线收/发控制器以菊花链的形式相连并通过片选信号进行区别实现数据外存电路的扩展。

依据上述特征，多内核处理器电路集成了与高速通信电路接口的PCIE控制器和10/100/l000M Ethernet控制器。

依据上述特征，多内核处理器电路集成了与低速通信电路接口的双路UART控制器和通用I/0口。

依据上述特征，多内核处理器电路集成了与调试与下载电路接口的JTAG接口。

与现有技术相比，本发明的效果在于：

a)由于采用了多核处理器，本发明相比传统的技术路线，在计算能力、多层缓存、高速IO接口和矢量运算方面有较大的改善，同时降低了整个装置的热量和重量，符合机载电子设备的小型化和低功耗化要求。

b)又由于采用了多操作***的技术路线，本发明在面对不同种类应用的需求时，可以充分利用装置内所有硬件资源，在不同操作***下实现各应用的目标，提高了对不同种类应用的适应度。

附图说明

图1为本发明一种基于多操作***的多内核处理装置的结构示意图；

图2为本发明一种基于多操作***的多内核处理装置的功能示意图；

图3为实施例中多内核处理器电路的结构示意图；

图4为实施例中共享内存电路的结构示意图；

图5为实施例中数据外存电路的结构示意图；

图6为实施例中低速通信电路的结构示意图；

图7为实施例中高速通信电路的结构示意图；

图8为双操作***工作模式图。

具体实施方式

为使对本发明的结构特征及所达成的功效有更进一步的了解和认识，用以较佳的实施例及附图配合详细说明，说明如下：

如图1所示一种基于双操作***的多内核处理装置，包括电源电路、多内核处理器电路、共享内存电路、数据外存电路、低速通信电路、高速通信电路、调试与下载电路。

下面对各个电路的实例进行详细介绍。

1、多内核处理器电路

所述的多内核处理器电路作为多内核处理装置的处理核心，通过高速通信电路和低速通信电路，接收来自其他装置的任务控制、数据处理和图形绘制等数据信息，进行有目的性的处理及发送。现以Freescale公司的P2020NXE2KFC处理器为例对多内核处理器电路进行详细介绍。如图3所示。

P2020NXE2KFC拥有了2个e500内核，集成了与共享内存电路接口的内存控制器，集成了与数据外存电路接口的eLBC总线控制器，集成了与高速通信电路接口的PCIE控制器和10/100/l000M Ethernet控制器，集成了与低速通信电路接口的双路UART控制器和通用I/0口，集成了与调试与下载电路接口的JTAG接口。P2020NXE2KFC由电源电路提供恰当的多路电源激励，经过JTAG接口配置后，通过高速/低速总线控制器接收对应接口电路的数据信息，通过两个e500内核处理后，根据需要或通过内存/外存控制器暂存/永久存储在内存/外存中，或把处理后的数据通过高速/低速总线控制器发送至对应接口电路。

2、共享内存电路

在共享内存电路中，内存是数据的暂存单元，接收来自多内核处理器的暂存数据，不同内核的数据可以在共享内存的特定空间中进行交互。现MICRON的MT41K128M16JT-125AIT DDR3芯片为例对共享内存电路进行详细介绍。如图4所示。

共享内存由4片MT41K128M16JT-125AIT DDR3芯片堆叠而成，每片DDR3内存芯片除共享地址信号外，其他控制信号均由2020NXE2KFC处理器的内存控制器单独提供。4片DDR3内存芯片构成容量为1GByte的内存空间，用于数据暂存和两个内核之间的数据交互。

3、数据外存电路

在数据外存电路中，外存芯片通常使用NOR FLASH芯片，是用于存储操作***和数据的永久存储单元。外存芯片必须严格划分空间，以满足多个操作***的空间需求。现以Numonyx公司开发的RC28F00BM29EWH型NOR FLASH存储器为例对数据外存电路进行详细介绍。如图5所示。

数据外存电路由一片RC28F00BM29EWH型NOR FLASH存储器构成，通过P2020NXE2KFC处理器的eLBC总线控制器控制，由于eLBC总线控制器支持多个器件链接，故可以通过总线收/发控制器进行扩展，本实例中采用的总线收/发控制器为TIcy公司的SN74ALVCH32973KR，所有扩展芯片以菊花链的形式相连，通过片选信号进行区别。

4、低速通信电路

在低速通信电路中，低速通信协议芯片将来自多内核处理器的数据信号转化为符合低速通信总线标准的通信信号，并与远端低速总线设备进行数据交互。现以MAXIM公司的MAX3077E收发器芯片为例对低速通信电路进行详细介绍。如图6所示。

本实例中的低速通信总线为符合RS-232通信标准的UART协议通信。数据由P2020NXE2KFC的通用异步接收/发送器(UARTs)，在全双工操作方式下，经发送端和接收端的FIFO传递到MAX3077E协议芯片。并由MAX3077E转换电平后与远端设备进行数据交互。

5、高速通信电路

在高速通信电路中，高速通信协议芯片将来自多内核处理器的数据信号转化为符合高速通信总线标准的通信信号，并与远端高速总线设备进行数据交互。现以Broadcom公司的BCM5461SA1IPFG收发器芯片为例对低速通信电路进行详细介绍。如图7所示。

本实例中的高速通信总线符合简约千兆媒介独立接口(RGMII)媒介独立接口和以太网物理层标准100/1000base-T。数据由P2020NXE2KFC的10/100/l000MEthernet控制器发送至BCM5461SA1IPFG芯片，再经过HX1188网络隔离变压器转换为符合100/1000base-T标准的信号后，与远端以太网设备进行数据交互。

6、调试与下载电路

在调试与下载电路中，上位机通过标准的调试接口对多内核处理器进行调试。在P2020NXE2KFC中，芯片内部已经集成了调试电路，仅通过10脚的JTAG接口就可以完成高效的***调试，节省了调试时间。JTAG接口如表1定义：

表1

7、电源电路

电源电路作为装置的能源总供应端，为多内核处理器电路、共享内存电路、数据外存电路、低速通信电路、高速通信电路、调试与下载电路适配相应的电源激励。

如图2所示，工作时，本发明一种基于多操作***的多内核处理装置采用了多个操作***分别运行在多个内核上的技术路线。根据不同种类应用的需求，对多个内核上的操作***进行了剪裁定制，使多个操作***能独占式的控制装置上特定硬件资源，同时装置上任何硬件资源也有对应的操作***操控。每个操作***在共享内存电路和数据外存电路中占有独立空间并互不干涉运行，各操作***间能且仅能通过共享内存进行数据交互。所有操作***中，有且只有唯一操作***拥有高于其他操作***的启动和复位优先级。具体实例如图8所示。

工作在内核0上的操作***负责主控制功能，通过应用软件实现离散量、开关量、低速接口和高速接口数据交互；工作在内核1上的操作***负责图形和现实功能，通过图形驱动和应用软件实现图形绘制和显示功能。两个内核上的不同操作***通过共享内存进行数据交互。

可以理解的是，对本领域普通技术人员来说，可以根据本发明的技术方案及其发明构思加以等同替换或改变，而所有这些改变或替换都应属于本发明所附的权利要求的保护范围。

Claims (8)

1.一种基于多操作***的多内核处理装置，包括电源电路、多内核处理器电路、共享内存电路、数据外存电路、低速通信电路、高速通信电路、调试与下载电路，其特征在于：

所述电源电路为多内核处理器电路、共享内存电路、数据外存电路、低速通信电路、高速通信电路、调试与下载电路适配相应的电源激励；

所述多内核处理器电路通过高速通信电路和低速通信电路，接收来自其他装置的数据信息，通过多内核处理器电路上运行的各个操作***对数据信息进行处理及发送；

所述共享内存电路用于作为数据暂存空间，为多内核处理器电路上运行的各个操作***提供数据交互桥梁；

所述数据外存电路用于作为非易失性空间，存储多内核处理器电路所处理的数据信息；

所述的低速通信电路用于作为与外界通信的低速通道，实现多内核处理器电路与其他装置之间接收或发送低速数据信息；

所述的高速通信电路用于作为与外界通信的高速通道，实现多内核处理器电路与其他装置之间接收或发送高速数据信息；

所述调试与下载电路用于作为与上位机相连的配置端，下载包括逻辑代码和操作***代码的配置项，实现对多内核处理装置的硬件配置。

2.根据权利要求1所述的多内核处理装置，其特征在于多内核处理器电路集成了与共享内存电路接口的内存控制器。

3.根据权利要求2所述的多内核处理装置，其特征在于所述共享内存电路由1片以上内存芯片堆叠而成，各片内存芯片除共享地址信号外，其他控制信号均由内存控制器提供。

4.根据权利要求1所述的多内核处理装置，其特征在于多内核处理器电路集成了与数据外存电路接口的eLBC总线控制器。

5.根据权利要求4所述的多内核处理装置，其特征在于所述eLBC总线控制器与数据外存电路之间设有1个以上的总线收/发控制器，通过将总线收/发控制器以菊花链的形式相连并通过片选信号进行区别实现数据外存电路的扩展。

6.根据权利要求1所述的多内核处理装置，其特征在于多内核处理器电路集成了与高速通信电路接口的PCIE控制器和10/100/l000M Ethernet控制器。

7.根据权利要求1所述的多内核处理装置，其特征在于多内核处理器电路集成了与低速通信电路接口的双路UART控制器和通用I/0口。

8.根据权利要求1所述的多内核处理装置，其特征在于多内核处理器电路集成了与调试与下载电路接口的JTAG接口。