CN104934414B - 半导体元件及其制造方法 - Google Patents

Abstract

本发明公开了一种半导体元件及其制造方法，所述半导体元件包含：基板、第一及第二槽状结构。第一槽状结构位于该基板，包含第一导电层、第一掺杂层及第一绝缘层，第一绝缘层位于该第一导电层与该第一掺杂层之间。第二槽状结构位于该基板，与该第一槽状结构之间以该基板的一间隔部分作为间隔，包含第二导电层及第二绝缘层。该第一掺杂层设置第一接点，该基板的该间隔部分设置第二接点，该第二导电层设置第三接点；其中，该基板的该间隔部分形成一电阻，耦接该第一接点与该第二接点之间，该基板、该第二绝缘层及该第二导电层形成一电容，耦接该第二接点与该第三接点之间。本发明能够缩小元件面积。

Description

半导体元件及其制造方法

技术领域

本发明涉及半导体元件及其制造方法，尤其涉及利用立体结构的半导体元件来实作静电放电(electrostatic discharge,ESD)防护电路，以节省电路面积的半导体元件及其制造方法。

背景技术

静电放电防护在半导体领域是相当重要的一门课题，尤其在半导体工艺日趋精密、线宽(line width)日益缩小的情况下，集成电路(Integrated Circuit,IC)受各种静电放电的威胁就愈来愈大，诸如来自人体放电模式(Human-Body Model,HBM)、机器放电模式(Machine Model,MM)及元件充电模式(Charged-Device Model,CDM)等威胁。请参阅图1，其是公知静电放电防护电路的电路图。如图所示，IC内部的主要电路150透过输入垫(pad)130与输出垫140来与外部沟通，输入垫130与输出垫140分别连接静电放电防护电路110与静电放电防护电路120。静电放电防护电路110由P型金属氧化物半导体场效晶体管(MOSFET)112及N型金属氧化物半导体场效晶体管114串接而成，静电放电防护电路120由P型金属氧化物半导体场效晶体管122及N型金属氧化物半导体场效晶体管124串接而成。此静电放电防护电路的缺点是，金属氧化物半导体场效晶体管所占的面积过大，而另一种以二极管所构成的静电放电防护电路也有相同的问题。

发明内容

鉴于现有技术的不足，本发明的一目的在于提供一种半导体元件及其制造方法，使用立体结构的半导体元件来实作静电放电防护电路，因此可以减小静电放电防护电路所消耗的电路面积。

本发明揭露了一种半导体元件，包含：一基板；一第一槽状结构，位于该基板，包含：一第一导电层；一第一掺杂层，其掺杂浓度高于该基板的掺杂浓度；以及一第一绝缘层，位于该第一导电层与该第一掺杂层之间；一第二槽状结构，位于该基板，与该第一槽状结构之间以该基板的一间隔部分作为间隔，包含：一第二导电层；一第二掺杂层，其掺杂浓度高于该基板的掺杂浓度；以及一第二绝缘层，位于该第二导电层与该第二掺杂层之间；一第一接点，连接该第一掺杂层；一第二接点，连接该第二掺杂层；以及一第三接点，连接该第二导电层；其中，该基板的该间隔部分形成一电阻，耦接该第一接点与该第二接点之间，该第二掺杂层、该第二绝缘层及该第二导电层形成一电容，耦接该第二接点与该第三接点之间。

本发明另揭露了一种半导体元件，包含：一基板；一第一槽状结构，位于该基板，包含：一第一导电层；一第一掺杂层，其掺杂浓度高于该基板的掺杂浓度；以及一第一绝缘层，位于该第一导电层与该第一掺杂层之间；一第二槽状结构，位于该基板，与该第一槽状结构之间以该基板的一间隔部分作为间隔，包含：一第二导电层；以及一第二绝缘层，位于该第二导电层与该基板之间；一第一接点，连接该第一槽状结构的该第一掺杂层；一第二接点，连接该基板的该间隔部分；以及一第三接点，连接该第二槽状结构的该第二导电层；其中，该基板的该间隔部分形成一电阻，耦接该第一接点与该第二接点之间，该基板、该第二绝缘层及该第二导电层形成一电容，耦接该第二接点与该第三接点之间。

本发明另揭露了一种半导体元件的制造方法，包含：提供一基板；在该基板上形成一第一槽状结构，该第一槽状结构至少包含一第一侧壁；在该第一侧壁形成一第一掺杂层；以一光阻层覆盖该第一掺杂层及该基板的部分表面；于该基板上该光阻层未覆盖的部分形成一第二槽状结构，该第二槽状结构至少包含一第二侧壁；去除该光阻层；于该基板、该第一槽状结构及第二槽状结构形成一绝缘层，该绝缘层的一第一部分位于该第一槽状结构，并且覆盖该第一掺杂层，该绝缘层的一第二部分位于该第二槽状结构；于该基板、该第一槽状结构及第二槽状结构形成一导电层，该导电层的一第一部分位于该第一槽状结构，并且覆盖该绝缘层的该第一部分，该导电层的一第二部分位于该第二槽状结构，并且覆盖该绝缘层的该第二部分；以及去除该绝缘层及该导电层位于该第一槽状结构及第二槽状结构以外的部分，使该第一掺杂层位于该第一槽状结构开口的表面露出。

本发明的半导体元件及其制造方法使用立体结构的半导体元件来提供静电放电防护电路所需的电子元件，例如二极管、电阻及电容等，因为该些电子元件以垂直于基板表面的方向配置，因此能够大幅降低所消耗的面积，使基板的使用更有效率，并且进一步缩小元件的尺寸。

有关本发明的特征、实作与功效，兹配合附图作较佳实施例详细说明如下。

附图说明

图1为公知静电放电防护电路的电路图；

图2为本发明的半导体元件的一实施例的横截面图；

图3为本发明的静电放电防护电路的一实施例的示意图；

图4为本发明的静电放电防护电路的另一实施例的示意图；

图5为本发明的半导体元件的另一实施例的横截面图；

图6为本发明的半导体元件的另一实施例的横截面图；

图7至图13为本发明的半导体元件的制作流程图；以及

图14为本发明的半导体元件的制造方法的一实施例的流程图。

其中，附图标记说明如下：

110、120、310、410 静电放电防护电路

112、122 P型金属氧化物半导体场效晶体管

114、124 N型金属氧化物半导体场效晶体管

130、320 输入垫

140 输出垫

150、330 主要电路

200、500、600 半导体元件

210、510、610 基板

212、512、612 上表面

220、230、530、630 槽状结构

221、231、520 掺杂层

222、232、532、632 绝缘层

223、233、533、633 导电层

224、225、234、235、534、535、634、635 接点

240、250、260、270、540、640 虚线框选

312 二极管

314、414 电阻

316、416 电容

710、810 侧壁

720 光阻层

730 孔洞

740、820 底面

1110 绝缘层

1210 导电层

S1405～S1495 步骤

具体实施方式

以下说明内容的技术用语参照本技术领域的习惯用语，如本说明书对部分用语有加以说明或定义，该部分用语的解释以本说明书的说明或定义为准。

本发明的揭露内容包含半导体元件及其制造方法以及应用于静电放电防护电路的半导体元件及其制造方法，能够缩小元件面积。该半导体元件及其制造方法可应用于静电放电防护电路，在实施为可能的前提下，本技术领域的技术人员能够依本说明书的揭露内容来选择等效的元件或步骤来实现本发明，亦即本发明的实施并不限于后叙的实施例。由于本发明的半导体元件所包含的部分结构或制造方法单独而言可能为已知，因此在不影响该半导体元件及制造方法的充分揭露及可实施性的前提下，以下说明对于已知结构或制造方法的细节将予以节略。此外，在不影响该工艺方法发明的充分揭露及可实施性的前提下，本发明的制造方法的说明将着重于步骤内容而非结构。

请参阅图2，其是本发明的半导体元件的一实施例的横截面图。半导体元件200包含基板210、槽状结构220及槽状结构230，槽状结构220及槽状结构230以基板的一部分作为间隔，例如图中的虚线框选处250。槽状结构220及槽状结构230是从基板210的上表面212利用蚀刻技术沿y方向向基板底部挖空基板210而形成的空间，其可能是槽沟(trench)式的结构，沿图中的z方向延伸，或是阵列(array)式的结构，在上表面212的开口呈现圆形、矩形或多边形，在基板210呈阵列式分布，而槽状结构220及槽状结构230为阵列中的两个凹槽。槽状结构220由基板210至槽状结构220的中心依序包含掺杂层221、绝缘层222以及导电层223；槽状结构230由基板210至槽状结构230的中心依序包含掺杂层231、绝缘层232以及导电层233。掺杂层221及掺杂层231的掺杂浓度高于基板210的掺杂浓度，并且形成井(well)状结构。绝缘层222及绝缘层232的材质可以使用半导体工艺中常见的氧化物(oxide)，例如二氧化硅(SiO2)、氮化硅(Si3N4)或者是氮氧化物(Oxynitride)，但不以此为限，而导电层223及导电层233的材质可以使用例如铜(Cu)、钨(W)、铝(Al)、铝铜合金(Al-Cu)、镍(Ni)、氮化钛(TiN)、钛(Ti)等金属材料，但不以此为限。导电层223及导电层233可以分别藉由接点224及接点234来与其他元件连接，接点224及接点234的材质可以与导电层223及导电层233相同；另一方面，掺杂层221及掺杂层231可以藉由接点225及接点235与其他元件连接，接点225及接点235可以代表一个通孔(via)、通孔阵列(via array)或是通孔槽沟(viatrench)。

在一个较佳的实施例中，基板210的掺杂类型与掺杂层231的掺杂类型相同，但与掺杂层221的掺杂类型不同，例如基板210为p型基板(p-substrate)、掺杂层221为n型井(n-well)且掺杂层231为p型井(p-well)。如此一来，在虚线框选240处便可形成一个p-n结(p-njunction)，可以作为二极管使用。再者，基板210用来区隔槽状结构220及槽状结构230的部分，在其表面(如虚线框选250处)形成电阻，而且电阻值可以藉由在该区域施予不同浓度的掺杂来调整。另外，在虚线框选260处形成电容，电容的两个电极分别为掺杂层231及导电层233，而绝缘层232则为电容的介电层。因此，藉由连接接点225、接点235及接点234，可以得到一个二极管、电阻及电容串接的电路，这样的电路可以用作静电放电防护电路，其电路图如图3所示。请参阅图3，其是本发明的静电放电防护电路的一实施例的示意图。芯片内部的主要电路330藉由输入垫320接收信号，且输入垫320连接至静电放电防护电路310。静电放电防护电路310包含二极管312、电阻314及电容316。对高频的静电放电信号而言，电容316如同旁路(bypass)，因此高频的静电放电信号可以经由电容316流至电位VSS，而不会对主要电路330产生损害。二极管312可以防止电流从电位VDD逆流至输入垫320，而电阻314可以调节该路径上的电流大小。请同时参阅图2，当接点225接到电位VDD、接点235接到输入垫320以及接点234接到电位VSS，便可构成图3的静电放电防护电路310。由于此处的二极管312及电容316在基板210上所占用的体积主要沿着基板210的纵向结构(图中的y方向)延伸，相较于传统的电子元件，其占用上表面212较小的面积，因此可以达到节省基板210面积的效果。

在另一个较佳的实施例中，掺杂层221及掺杂层231的掺杂类型与基板210的掺杂类型相同，例如基板210为p型基板，而掺杂层221与掺杂层231同样为p型井，如果基板210为n型基板(n-substrate)，则掺杂层221与掺杂层231同样为n型井。在这种情形下，虚线框选240处的p-n结便不存在，但虚线框选250处的电阻及虚线框选260处的电容仍然存在，此时利用半导体元件200所构成的静电放电防护电路便如图4所示。请参阅图4，其是本发明的静电放电防护电路的另一实施例的示意图。静电放电防护电路410由电阻414及电容416组成，电阻414调节该路径上的电流大小，电容416作为高频信号的旁路电容。

请继续参阅图2，图2中虚线框选270处亦形成电容，电容的两个电极分别为掺杂层221及导电层223，而绝缘层222则为电容的介电层。在前述的应用中，不需要虚线框选270处的电容，因此可以将接点224与接点225相连，亦即同样连接至电位VDD。而当半导体元件200作为其他的应用时，接点224与接点225可以连接至不同的电位，以利用虚线框选270处的电容。

请参阅图5，其是本发明的半导体元件的另一实施例的横截面图。本实施例与图2的差异在于，半导体元件500的基板510预先掺杂较基板510浓度高的掺杂层520，再将槽状结构220及槽状结构530制作于掺杂层520之中。相较于槽状结构220，槽状结构530包含绝缘层532及导电层533。接点534用来连接导电层533与外部电路，且其材质可以与导电层533相同，而接点535则连接掺杂层520。虚线框选540处仍可构成电容，电容的两电极分别为掺杂层520及导电层533，而介电层则为绝缘层532，而虚线框选250处仍构成电阻。在一个较佳的实施例中，基板510为p型基板，掺杂层520为较高浓度的p型掺杂，掺杂层221为n型井，亦即虚线框选240处仍形成p-n结，因此半导体元件500可应用于图3所示的静电放电防护电路310。同样的，电阻314的阻值可以藉由调整掺杂层520的浓度而改变，或是改变掺杂层520位于槽状结构220与槽状结构530之间的局部区域的掺杂浓度。

请参阅图6，其是本发明的半导体元件的另一实施例的横截面图。半导体元件600的槽状结构630包含绝缘层632及导电层633，导电层633同样透过接点634与外部相连接，接点634的材质可以与导电层633相同，而接点635则连接基板610。同样地，虚线框选640处及虚线框选270处包含电容。在一个较佳的实施例中，基板610为p型基板，掺杂层221为n型井，亦即虚线框选240处仍形成p-n结，因此半导体元件600可应用于图3所示的静电放电防护电路310。同样的，电阻314的阻值可以藉由调整基板610的浓度而改变，或是改变基板610位于槽状结构220与槽状结构630之间的局部区域的掺杂浓度。

图7至图13为本发明的半导体元件200的制作流程图。先在基板210上蚀刻出槽状结构220，并且在槽状结构220的侧壁710及底面740上以离子注入(ion implantation)的方式形成掺杂层221，亦可以选择性地将底面740以光阻遮蔽，而仅在侧壁710上形成掺杂层221，之后在掺杂层221及基板210的上表面212上形成光阻层720，并留下孔洞730使部分的上表面212露出(如图7所示)。接着从孔洞730对基板210进行蚀刻，以形成槽状结构230(如图8所示)，并且在槽状结构230的侧壁810与底面820上以离子注入的方式形成掺杂层231(如图9所示)，亦可以选择性地将底面820遮蔽，而仅在侧壁810上形成掺杂层231；将光阻层720去除后(如图10所示)，再于基板210的上表面212及掺杂层221与掺杂层231的上方形成绝缘层1110(如图11所示)，之后再于绝缘层1110的上方形成导电层1210(如图12所示)，最后以化学机械研磨(Chemical-Mechanical Polishing,CMP)将上表面212上方的绝缘层1110及导电层1210去除(如图13所示)，再制作接点224、接点225、接点234及接点235后，即形成如图2所示的半导体元件200。如图13所示，在槽状结构220中，掺杂层221、绝缘层222及导电层223实质上平行于槽状结构220的侧壁，由侧壁往槽状结构220的中央依序排列；同理，在槽状结构230中，掺杂层231、绝缘层232及导电层233实质上平行于槽状结构230的侧壁，由侧壁往槽状结构230的中央依序排列。

制作半导体元件500的流程与图7至图13所示的流程相似，差别在于，于图7制作槽状结构220及掺杂层221之前，先在基板210制作较高浓度的掺杂层520，并且略过图9的制作掺杂层231的步骤；另外，制作半导体元件600的流程与图7至图13所示的流程相似，差别在于略过图9的制作掺杂层231的步骤。

请参阅图14，其是本发明的半导体元件的制造方法的一实施例的流程图。除前述的半导体元件外，本发明亦相对应地揭露了一种半导体元件的制造方法，以该制作方法所制造出的半导体元件占用较小的基板面积。如图14所示，本发明半导体元件的制造方法的一实施例包含下列步骤：

步骤S1405：提供基板。基板可以是p型基板或是n型基板。当制作半导体元件500时，此步骤还包括在基板上形成较高浓度的掺杂层，例如在p型基板上形成p+的掺杂层；

步骤S1410：在基板上形成第一槽状结构。此步骤藉由光罩及蚀刻技术，由基板表面向基板底部蚀刻出孔洞以形成第一槽状结构，但不穿透基板。第一槽状结构可以属于阵列式槽状结构的一部分，或是槽沟式的结构；

步骤S1420：在第一槽状结构形成第一掺杂层。第一槽状结构至少包含一侧壁及一底面，此步骤至少在该侧壁形成掺杂层，并且可选择性地在底面形成该掺杂层，此掺杂层形成井状结构。掺杂层的掺杂类型可以与基板的掺杂类型相同或相异，在半导体元件500的实施例中，此掺杂层221的掺杂类型与基板510及具有较高浓度的掺杂层520的掺杂类型相异，以及在半导体元件600的实施例中，此掺杂层221的掺杂类型与基板610的掺杂类型相异，但是在半导体元件200的实施例中，此掺杂层221的掺杂类型可能与基板210的掺杂类型相同或相异；

步骤S1430：以一光阻层覆盖该第一掺杂层及该基板的部分表面。接下来将在该基板上制作第二槽状结构，故先以光阻层定义出该第二槽状结构的面积及位置；

步骤S1440：于该基板上该光阻层未覆盖的部分形成第二槽状结构。依据该光阻层的图样，在基板上蚀刻出另一孔洞以形成第二槽状结构；

步骤S1450：在第二槽状结构形成第二掺杂层。第二槽状结构至少包含一侧壁及一底面，此步骤至少在该侧壁形成掺杂层，而选择性地在底面形成该掺杂层，此掺杂层形成井状结构。在半导体元件500及半导体元件600的实施例中，不需要执行此步骤；在半导体元件200的实施例中，其中一种实施方式为，此掺杂层231与基板210的掺杂类型相同，但与掺杂层221的掺杂类型相异，此半导体元件可以用于如图3所示的静电放电防护电路310；另一种实施方式为，此掺杂层231与基板210及掺杂层221的掺杂类型相同，此半导体元件可以用于如图4所示的静电放电防护电路410；

步骤S1460：去除该光阻层；

步骤S1470：于该基板、该第一槽状结构及该第二槽状结构形成一绝缘层。在一实施例中，此绝缘层是半导体工艺中常见的氧化物，例如二氧化硅、氮化硅(Si3N4)或者是氮氧化物(Oxynitride)，但不以此为限。此绝缘层可以区分为在第一槽状结构中的第一绝缘层及在第二槽状结构中的第二绝缘层，第一绝缘层覆盖第一掺杂层，而如果步骤S1450中有形成第二掺杂层，则第二绝缘层将覆盖第二掺杂层(如半导体元件200的实施例)，否则第二绝缘层将覆盖第二槽状结构的侧壁及/或底面(如半导体元件500及半导体元件600的实施例)；

步骤S1480：于该基板、该第一槽状结构及第二槽状结构形成一导电层。导电层的材质例如是铜、钨、铝、铝铜合金、镍、氮化钛、钛等金属材料，但不以及为限。此导电层可以区分为在第一槽状结构中的第一导电层及在第二槽状结构中的第二导电层，第一导电层覆盖第一绝缘层，第二导电层覆盖第二绝缘层；

步骤S1490：去除该绝缘层及该导电层位于该第一槽状结构及第二槽状结构以外的部分。当步骤S1470及步骤S1480完成时，绝缘层及导电层的状态如图12所示，要在第一掺杂层及第二掺杂层(如果有)上制作接点，必须先将基板表面的绝缘层及导电层去除，例如以化学机械研磨法磨除，使第一掺杂层于第一槽状结构开口的表面及/或第二掺杂层于第二槽状结构开口的表面露出；以及

步骤S1495：于第一掺杂层、第二掺杂层或基板、导电层上制作接点，完成后便如图2、图5或图6所示。掺杂层或基板上的接点可以以一个通孔、通孔阵列或是通孔槽沟的型态制作。

本发明的槽状结构与公知技艺的直通硅晶穿孔(Through-Silicon Via,TSV)的差别在于，直通硅晶穿孔必须将基板底部磨除，使直通硅晶穿孔的导电层露出于基板的下表面，如此一来半导体元件可以与另一在y方向上相叠的半导体元件透过直通硅晶穿孔导通。相较之下，本发明的槽状结构毋需将基板的底部磨除，也就是说本发明的槽状结构的底面与基板相接，因此制作程序较直通硅晶穿孔来得精简；仅管如此，若将本发明的半导体元件的基板底部磨除，亦不影响半导体元件的特性，尤其是对于形成静电放电防护电路310及静电放电防护电路410更是与基板底部不磨除时无异。

由于本技术领域的技术人员可藉由图7至图13的半导体元件的制作流程来了解图14的方法发明的实施细节与变化，因此，为避免赘文，在不影响该方法发明的揭露要求及可实施性的前提下，重复的说明在此予以节略。请注意，前揭附图中，元件的形状、尺寸、比例以及步骤的顺序等仅为示意，供本技术领域的技术人员了解本发明之用，非用以限制本发明。另外，本技术领域人士可依本发明的揭露内容及自身的需求选择性地实施任一实施例的部分或全部技术特征，或者选择性地实施多个实施例的部分或全部技术特征的组合，藉此增加本发明实施时的弹性。再者，前揭实施例虽以静电放电防护电路为例，然此并非对本发明的限制，本技术领域人士可依本发明的揭露适当地将本发明应用于其它类型的电路。

虽然本发明的实施例如上所述，然而该些实施例并非用来限定本发明，本技术领域的技术人员可依据本发明的明示或隐含的内容对本发明的技术特征施以变化，凡此种种变化均可能属于本发明所寻求的专利保护范畴，换言之，本发明的专利保护范围须视本说明书的权利要求所界定者为准。

Claims (23)

1.一种半导体元件，包含：

一基板；

一第一槽状结构，位于该基板，包含：

一第一导电层；

一第一掺杂层，其掺杂浓度高于该基板的掺杂浓度；以及

一第一绝缘层，位于该第一导电层与该第一掺杂层之间；

一第二槽状结构，位于该基板，与该第一槽状结构之间以该基板的一间隔部分作为间隔，包含：

一第二导电层；

一第二掺杂层，其掺杂浓度高于该基板的掺杂浓度；以及

一第二绝缘层，位于该第二导电层与该第二掺杂层之间；

一第一接点，连接该第一掺杂层；

一第二接点，连接该第二掺杂层；以及

一第三接点，连接该第二导电层；

其中，该基板的该间隔部分形成一电阻，耦接该第一接点与该第二接点之间，该第二掺杂层、该第二绝缘层及该第二导电层形成一电容，耦接该第二接点与该第三接点之间。

2.如权利要求1所述的半导体元件，其中该第一掺杂层的掺杂类型相同于该基板的掺杂类型，但相异于该第二掺杂层的掺杂类型。

3.如权利要求1所述的半导体元件，其中该基板、该第一掺杂层及该第二掺杂层的掺杂类型相同。

4.如权利要求1所述的半导体元件应用于一静电放电防护电路，其中该第一接点耦接一第一参考电平，该第二接点耦接一电路的一信号输入端或一信号输出端，以及该第三接点耦接一第二参考电平，其中该第一参考电平高于该第二参考电平。

5.如权利要求4所述的半导体元件，还包含一第四接点，连接该第一导电层并耦接该第一参考电平。

6.如权利要求1所述的半导体元件，其中该第一槽状结构或该第二槽状结构的底面与该基板相接。

7.一种半导体元件，包含：

一基板；

一第一槽状结构，位于该基板，包含：

一第一导电层；

一第一掺杂层，其掺杂浓度高于该基板的掺杂浓度；以及

一第一绝缘层，位于该第一导电层与该第一掺杂层之间；

一第二槽状结构，位于该基板，与该第一槽状结构之间以该基板的一间隔部分作为间隔，包含：

一第二导电层；以及

一第二绝缘层，位于该第二导电层与该基板之间；

一第一接点，连接该第一槽状结构的该第一掺杂层；

一第二接点，连接该基板的该间隔部分；以及

一第三接点，连接该第二槽状结构的该第二导电层；

其中，该基板的该间隔部分形成一电阻，耦接该第一接点与该第二接点之间，该基板、该第二绝缘层及该第二导电层形成一电容，耦接该第二接点与该第三接点之间。

8.如权利要求7所述的半导体元件，其中该基板的掺杂类型相异于该第一掺杂层的掺杂类型。

9.如权利要求7所述的半导体元件，其中该基板在一预设深度内预先进行掺杂以形成一第三掺杂层，使该间隔部分位于该第三掺杂层中。

10.如权利要求9所述的半导体元件，其中该预设深度内的掺杂类型相同于该基板的掺杂类型，但相异于该第一掺杂层的掺杂类型。

11.如权利要求7所述的半导体元件应用于一静电放电防护电路，其中该第一接点耦接一第一参考电平，该第二接点耦接一电路的一信号输入端或一信号输出端，以及该第三接点耦接一第二参考电平，其中该第一参考电平高于该第二参考电平。

12.如权利要求11所述的半导体元件，还包含一第四接点，连接该第一导电层并耦接该第一参考电平。

13.如权利要求7所述的半导体元件，其中该第一槽状结构或该第二槽状结构的底面与该基板相接。

14.一种半导体元件的制造方法，包含：

提供一基板；

在该基板上形成一第一槽状结构，该第一槽状结构至少包含一第一侧壁；

在该第一侧壁形成一第一掺杂层；

以一光阻层覆盖该第一掺杂层及该基板的部分表面；

于该基板上该光阻层未覆盖的部分形成一第二槽状结构，该第二槽状结构至少包含一第二侧壁；

去除该光阻层；

于该基板、该第一槽状结构及该第二槽状结构形成一绝缘层，该绝缘层的一第一部分位于该第一槽状结构，并且覆盖该第一掺杂层，该绝缘层的一第二部分位于该第二槽状结构；

于该基板、该第一槽状结构及该第二槽状结构形成一导电层，该导电层的一第一部分位于该第一槽状结构，并且覆盖该绝缘层的该第一部分，该导电层的一第二部分位于该第二槽状结构，并且覆盖该绝缘层的该第二部分；以及

去除该绝缘层及该导电层位于该第一槽状结构及该第二槽状结构以外的部分，使该第一掺杂层位于该第一槽状结构开口的表面露出。

15.如权利要求14所述的制造方法，还包含：

于该去除该光阻层的步骤前，在该第二侧壁形成一第二掺杂层；

其中，该绝缘层的该第二部分覆盖该第二掺杂层，并且该第二掺杂层位于该第二槽状结构开口的表面于该绝缘层及该导电层位于该第一槽状结构及该第二槽状结构以外的部分去除后露出。

16.如权利要求15所述的制造方法，还包含：

在该第一掺杂层及该第二掺杂层设置接点。

17.如权利要求14所述的制造方法，还包含：

于该形成该第一槽状结构的步骤之前，在该基板的一预设深度内进行掺杂以形成一第三掺杂层，使介于该第一槽状结构及该第二槽状结构之间的部分位于该第三掺杂层中。

18.如权利要求17所述的制造方法，还包含：

在该第一掺杂层及该基板的表面介于该第一槽状结构及该第二槽状结构之间的部分设置接点。

19.如权利要求17所述的制造方法，其中该预设深度内的掺杂类型相同于该基板的掺杂类型，但相异于该第一掺杂层的掺杂类型。

20.如权利要求14所述的制造方法，其中该基板的掺杂类型相异于该第一掺杂层的掺杂类型。

21.如权利要求20所述的制造方法，还包含：

在该第一掺杂层及该基板的表面介于该第一槽状结构及该第二槽状结构之间的部分设置接点。

22.如权利要求14所述的制造方法，其中该第一槽状结构及该第二槽状结构的底面与该基板相接。

23.如权利要求14所述的制造方法，还包含：

在该导电层的该第一部分及/或该导电层的该第二部分设置接点。