CN104904027A - 用于制造多层电极***的方法和装置 - Google Patents
用于制造多层电极***的方法和装置 Download PDFInfo
- Publication number
- CN104904027A CN104904027A CN201480004637.6A CN201480004637A CN104904027A CN 104904027 A CN104904027 A CN 104904027A CN 201480004637 A CN201480004637 A CN 201480004637A CN 104904027 A CN104904027 A CN 104904027A
- Authority
- CN
- China
- Prior art keywords
- contact
- electrode
- carrier substrates
- depression
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000000034 method Methods 0.000 title claims abstract description 68
- 239000000758 substrate Substances 0.000 claims abstract description 86
- 238000004519 manufacturing process Methods 0.000 claims abstract description 22
- 238000002161 passivation Methods 0.000 claims description 37
- 239000012634 fragment Substances 0.000 claims description 17
- 238000004590 computer program Methods 0.000 claims description 5
- 230000015572 biosynthetic process Effects 0.000 claims description 3
- 238000000151 deposition Methods 0.000 description 17
- 238000010586 diagram Methods 0.000 description 11
- 230000008021 deposition Effects 0.000 description 10
- 238000005530 etching Methods 0.000 description 8
- 239000000463 material Substances 0.000 description 8
- 238000005516 engineering process Methods 0.000 description 7
- 238000013461 design Methods 0.000 description 5
- 238000000708 deep reactive-ion etching Methods 0.000 description 4
- 239000007772 electrode material Substances 0.000 description 4
- 238000009413 insulation Methods 0.000 description 4
- 230000008569 process Effects 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 230000001154 acute effect Effects 0.000 description 3
- 230000008901 benefit Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000005684 electric field Effects 0.000 description 3
- 230000004888 barrier function Effects 0.000 description 2
- 230000002349 favourable effect Effects 0.000 description 2
- 238000001459 lithography Methods 0.000 description 2
- 238000001465 metallisation Methods 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 238000012827 research and development Methods 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- WGTYBPLFGIVFAS-UHFFFAOYSA-M tetramethylammonium hydroxide Chemical compound [OH-].C[N+](C)(C)C WGTYBPLFGIVFAS-UHFFFAOYSA-M 0.000 description 2
- 235000017060 Arachis glabrata Nutrition 0.000 description 1
- 241001553178 Arachis glabrata Species 0.000 description 1
- 235000010777 Arachis hypogaea Nutrition 0.000 description 1
- 235000018262 Arachis monticola Nutrition 0.000 description 1
- 230000001133 acceleration Effects 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 239000011149 active material Substances 0.000 description 1
- 239000000654 additive Substances 0.000 description 1
- 230000000996 additive effect Effects 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 239000002305 electric material Substances 0.000 description 1
- 238000004070 electrodeposition Methods 0.000 description 1
- 230000003628 erosive effect Effects 0.000 description 1
- 238000011010 flushing procedure Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- WABPQHHGFIMREM-UHFFFAOYSA-N lead(0) Chemical compound [Pb] WABPQHHGFIMREM-UHFFFAOYSA-N 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000000465 moulding Methods 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 235000020232 peanut Nutrition 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 239000007784 solid electrolyte Substances 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N30/00—Piezoelectric or electrostrictive devices
- H10N30/704—Piezoelectric or electrostrictive devices based on piezoelectric or electrostrictive films or coatings
- H10N30/706—Piezoelectric or electrostrictive devices based on piezoelectric or electrostrictive films or coatings characterised by the underlying bases, e.g. substrates
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N30/00—Piezoelectric or electrostrictive devices
- H10N30/01—Manufacture or treatment
- H10N30/05—Manufacture of multilayered piezoelectric or electrostrictive devices, or parts thereof, e.g. by stacking piezoelectric bodies and electrodes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N30/00—Piezoelectric or electrostrictive devices
- H10N30/01—Manufacture or treatment
- H10N30/06—Forming electrodes or interconnections, e.g. leads or terminals
- H10N30/063—Forming interconnections, e.g. connection electrodes of multilayered piezoelectric or electrostrictive parts
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N30/00—Piezoelectric or electrostrictive devices
- H10N30/01—Manufacture or treatment
- H10N30/06—Forming electrodes or interconnections, e.g. leads or terminals
- H10N30/067—Forming single-layered electrodes of multilayered piezoelectric or electrostrictive parts
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N30/00—Piezoelectric or electrostrictive devices
- H10N30/50—Piezoelectric or electrostrictive devices having a stacked or multilayer structure
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N30/00—Piezoelectric or electrostrictive devices
- H10N30/50—Piezoelectric or electrostrictive devices having a stacked or multilayer structure
- H10N30/501—Piezoelectric or electrostrictive devices having a stacked or multilayer structure having a non-rectangular cross-section in a plane parallel to the stacking direction, e.g. polygonal or trapezoidal in side view
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N30/00—Piezoelectric or electrostrictive devices
- H10N30/704—Piezoelectric or electrostrictive devices based on piezoelectric or electrostrictive films or coatings
- H10N30/706—Piezoelectric or electrostrictive devices based on piezoelectric or electrostrictive films or coatings characterised by the underlying bases, e.g. substrates
- H10N30/708—Intermediate layers, e.g. barrier, adhesion or growth control buffer layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
- H01L21/31116—Etching inorganic layers by chemical means by dry-etching
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
- Y10T29/00—Metal working
- Y10T29/42—Piezoelectric device making
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
- Y10T29/00—Metal working
- Y10T29/43—Electric condenser making
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Micromachines (AREA)
- Particle Formation And Scattering Control In Inkjet Printers (AREA)
- Semiconductor Memories (AREA)
Abstract
本发明涉及一种多层电极***以及一种用于制造多层电极***(300)的方法。该方法包括:提供载体衬底(100)的步骤,所述载体衬底具有在所述载体衬底(100)的上侧(102)中的凹陷(104),其中凹陷(104)的至少一个壁被构造为相对于载体衬底(100)的与上侧(102)相对的下侧倾斜;以及将多层堆叠施加到载体衬底(100)的上侧(102)上的步骤,所述多层堆叠至少具有第一电极层、第二电极层、以及布置在第一电极层与第二电极层之间的压电体层,其中凹陷(104)的所述至少一个壁和底部被多层堆叠的至少一个片段覆盖,以便形成多层电极***(300)。
Description
技术领域
本发明涉及一种多层电极***和一种用于制造多层电极***的方法、一种相应的装置以及一种相应的计算机程序产品。
背景技术
压电材料具有特别的特性,即它们在施加电场的情况下要么伸展要么收缩,或者作为逆效应,一旦材料被拉伸或压缩就构成电场。在执行元件中,压电材料被用于研发高度精确的***。例如,可以使用PZT执行器来运行陀螺仪。压电材料为传感器提供将最小的长度改变直接转换成电信号的完美可能性。最后,压电材料广泛应用于微能量采集器中。在此情况下,主要将振动形式的加速度转化成电能。
现今存在两种不同的方案来以多层制造压电元件。在第一种方法中,以厚层技术产生压电多层。在此情况下,所述多层被设计,使得各一层压电材料位于每两个层电极之间。由于压电效应依赖于电场,因此必要的所施加的电压可以除以各个层的数目。在此,该电压被施加,使得电极层的一半、即每第二个电极层与另一半相对地被连接。在此情况下,电极到多层组件的接触通过在多层组件的侧面处电极沉积和金属化期间的厚层结构化而发生。在厚层中可实现的最薄层为大约20μm,其中PZT在厚层技术中具有大约2V/μm的击穿场强。这意味着,需要约40V的电压,以便以接近击穿的场强工作,在那儿产生最大的机械调节行程。
在微***技术中使用的薄层技术大多仅仅允许使用具有仅仅一个压电层的单层。为了沉积压电材料,存在两种不同的方法,一种是基于溶胶-凝胶的施加,或者另一种是真空中的沉积。在此情况下产生的层厚为几百nm直到10μm。由于薄层的较高质量,击穿场强为大约10 V/μm。因此,直至10V的电压在1μm的层厚的情况下足以在至击穿的边界处工作。真空中的沉积恰好具有的优点是,在机器中可以在一个过程中交替地沉积电极材料和压电材料,并且因此可以产生多层。
用于电接触的一种已知方案在于,交替地接触各个电极。在此情况下,每个电极都以单独校准的方式被光刻结构化。对于技术上合理的实现而言,可以利用该方法制造具有直至五层的多层。
另一可能性提供可移动的遮蔽掩模。在此情况下,在真空中沉积电极时,使硬掩模在衬底之上移动,并且仅仅在掩模的开放区域处沉积电极。为了接下来的压电沉积,掩模又被移除并且在沉积下一电极时以位置偏移的方式又被使用。
US 2011/02940151A1描述了一种用于制造薄膜电池的方法。在此,以未被遮盖的方式将第一电极材料、电池材料和第二电极材料相继地重复地沉积到载体结构上,以便形成具有多个第一电极层、电池层和第二电极层的薄膜电池。
发明内容
在该背景下,利用本发明介绍根据独立权利要求所述的一种用于制造多层电极***的方法、此外一种使用该方法的装置、以及最后一种相应的计算机程序产品。有利的扩展方案从相应的从属权利要求和随后的描述中得出。
一种用于制造多层电极***的方法使用载体衬底,其中用于容纳多层堆叠的凹陷的至少一个壁被构造为倾斜的。因此,可以以简单方式使得能够平面地从上方单独地接触电极。
根据在此提出的构思,可以提供一种接触方法,利用该接触方法可以以薄层技术来表示交替的多层电极结构。也可以为其提供低成本的方法,该方法仅仅需要小数目的光刻步骤并且不需要真空沉积中的中断或修改。这样的方法所具有的优点是,该方法对要接触的多层的数目相对不敏感,也就是说,该方法可以缩放到许多层。因此,在此所介绍的方法提供一种用于以微***技术接触交替的多层电极***、比如用于MEMS执行器的压电多层的可能性。
根据在此所提出的构思的方法可以快速和低成本地执行,因为例如不再需要针对电极的每个单独的结构化必须中断真空,使得可以祛除表面的可能对进一步的晶体层生长产生影响的氧化污染的风险。此外,可以大大地超过在使用常规方法时可能的大约200nm/min的沉积速率和可能的100nm的PZT层厚度。此外,也可以通过可以取消用于重建真空的时间花费来极度地缩短工艺时间。在此处介绍的方案中与如下方法相比还得出时间和成本优点:在该方法中,整个层堆叠被沉积,并且紧接着每个电极层或PZT层被单独地结构化。因为利用在此介绍的方法不再将光刻步骤的数目与层的数目耦合。可以在没有大花费的情况下制造具有五个或更多层的多层。此外,在此所介绍的构思能够实现良好的结构传输并因此能够实现高分辨率。
介绍一种用于制造多层电极***的方法,其中该方法具有下列步骤:
提供载体衬底,该载体衬底具有在该载体衬底的上侧中的凹陷,其中该凹陷的至少一个壁被构造为相对于载体衬底的与上侧相对的下侧倾斜;以及
将多层堆叠施加到载体衬底的上侧上,该多层堆叠至少具有第一电极层、第二电极层、以及布置在第一电极层与第二电极层之间的压电体层,其中该凹陷的所述至少一个壁和底部被多层堆叠的至少一个片段覆盖,以便形成多层电极***。
该方法可以用机器且使用计算机在维持真空的情况下由合适的装置、例如在使用合适的计算机程序产品的情况下执行。提供和施加步骤可以在该装置的合适的设备中执行。该多层电极***例如可以是微***或MEMS***(微机电***)的执行器。替代地,该多层电极***也可以是传感器或发电机。该载体衬底可以是梁状或扁平圆柱形结构,其可以被构造用于承载多层堆叠并且给多层电极***赋予一般形状和操纵可能性。该载体衬底例如可以由硅构成。该凹陷可以(例如在该方法的合适步骤中)已经通过载体衬底在上侧的表面的结构化蚀刻的形状而制造。载体衬底的上侧可以是载体衬底的主侧、即如下侧,该侧具有与载体衬底的横向于该侧延伸的侧相比更大的面积。载体衬底的与上侧相对的下侧可以被构造为平行于或近似平行于上侧。载体衬底的上侧和下侧可以被构造成平坦的面。在直角平行六面体形的载体衬底的情况下,凹陷的壁可以是总共四个壁之一,所述壁可以相对于凹陷的底部具有相同的倾斜度。如果载体衬底被构造成圆柱形,则壁可以具有形成凹陷的整个壁面的漏斗的形状。与凹陷的形状设计无关,凹陷可以被构造,使得其在载体衬底中的开口始终大于其底部,也即,凹陷始终具有漏斗形状。凹陷的底部可以平行于或近似平行于载体衬底的下侧延伸。凹陷的至少一个倾斜的壁与底部或载体衬底的下侧之间的倾斜角在1至90度之间。该倾斜角尤其可以为45度或近似45度。第一电极层、第二电极层和压电体层可以被构造成非常薄的相叠铺设的层或膜。这样,第一电极层和第二电极层例如可以具有100nm的范围内的厚度,并且压电体层例如可以具有500nm至1μm的范围内的厚度。多层堆叠的各个层例如可以通过沉积工艺被施加到载体衬底的表面上。例如,第一电极层可以被构造为阴极并且第二电极层可以被构造为阳极,以便将电压施加到布置在它们之间的压电体层上或者从压电体层的变形中获得电压。第一和第二电极层可以由合适的金属形成,而压电体层可以由如下材料形成:该材料适于(基于压电效应)在施加电压时变形或者由于变形而生成电压。第一电极层、第二电极层和压电体层可以(根据载体衬底的形状)被构造为例如矩形或圆形的。多层堆叠可以被构造为使得第一电极层、第二电极层和压电体层的主延伸被定向为平行于载体衬底的下侧或凹陷的底部的主延伸。多层堆叠也可以由多个第一电极层、第二电极层和压电体层形成,其中堆叠中的最终布置始终为使得压电体层被布置在第一电极层与第二电极层之间。
根据该方法的一种实施方式,可以在施加步骤中此外将多层堆叠施加到载体衬底的该上侧的与凹陷邻接的边缘区域上。施加步骤尤其是可以具有去除多层堆叠直到载体衬底的上侧的水平上的子步骤,以便形成与上侧齐平(plan)的用于电接触第一电极和第二电极的接触面。在此,尤其是第一电极层的侧面可以提供用于第一接触部的连接区域,并且第二电极层的侧面可以提供用于第二接触部的连接区域。在此,邻接的边缘区域可以被成形为使得其环状地包围凹陷。例如,多层堆叠可以被施加到载体衬底的上侧上,使得多层堆叠覆盖整个凹陷以及整个边缘区域。去除子步骤例如可以通过合适地回磨多层堆叠的置于边缘区域上的片段来进行。由于该去除,多层堆叠可以被构造为使得第一和第二电极层以及压电体层由于其成角度地置于凹陷的倾斜的壁上而被斜切。与上侧齐平的接触面可以平行于载体衬底的下侧或凹陷的底部延伸。第一电极层和第二电极层的电极侧面可以垂直或横向于第一和第二电极层的主延伸而延伸。第一电极层和第二电极层的电极侧面可以分别为第一或第二接触部提供环状连接区域。第一和第二接触部可以被构造用于电接触多层电极***。
根据另一实施方式,该方法可以具有使多层堆叠钝化的步骤。在此,在钝化的第一子步骤中可以将钝化层施加到多层电极***上,并且在钝化的第二子步骤中将钝化层的一个区域移除,使得形成至少一个与第一电极层的侧面和第二电极层的侧面成有利地锐角延伸的接触迹线,所述接触迹线可以通过露出用于第一接触部的连接区域的片段而形成第一接触面,并且可以通过露出用于第二接触部的连接区域的片段而形成第二接触面。在此,第二接触面尤其是可以与第一接触面偏移地布置。在此,钝化层可以被构造用于给多层电极***配备电流隔离,使得可以不发生不期望的电短路。钝化层可以如多层堆叠的层那样通过沉积来施加。钝化层可以被施加,使得其覆盖上面布置有多层堆叠的载体衬底的整个上侧。接触迹线关于第一和第二电极层的电极侧面有利地形成的锐角例如可以为45度。由于接触迹线关于第一和第二电极层的电极侧面的倾斜延伸,第一接触面和第二接触面可以具有平行四边形的形状。利用通过接触迹线的该形成可实现的第一和第二接触面的偏移布置可以有利地实现:第一和第二接触面与垂直于第一和第二电极层的电极侧面施加接触迹线的情况相比更远地彼此间隔开。电极层的电接触因此可以简单地且无干扰地进行。
尤其是可以在钝化步骤中形成接触迹线,使得其与多层堆叠成锐角地延伸。例如,接触迹线可以在接触面的拐角与接触面的与该拐角在对角线上相对的另一拐角之间延伸。该实施方式所提供的优点是,多层堆叠的全部电极层都可以通过接触迹线被露出以用于电接触。
另外,在钝化步骤中可以形成至少一个另外的在容差范围之内平行于该接触迹线延伸的接触迹线。该容差范围例如可以包括与该接触迹线和另外的接触迹线的精确平行定向的20度偏差。这样,可以有利地提供如下可能性:利用附加的接触部来接触第一电极层和第二电极层,使得电极与布置在多层电极***之外的电流源之间的电流的过渡可以被设计为特别可靠和鲁棒的。在该方法的该实施方式中,第一接触面和第二接触面可以被形成为使得它们由对应的、被钝化层中断的各个子接触面组成。在此,各个子接触面可以具有相同的形状。该实施方式使得能够制造具有冗余的接触的多层电极***。如果某接触部发生故障,则其功能可以由一个或多个另外的接触部来承担。
根据另一实施方式,该方法可以具有导电接触的步骤,其中第一接触部横向于接触迹线被放置到多层电极***上,使得该第一接触部电接触第一接触面,并且第二接触部横向于接触迹线被放置到多层电极***上,使得该第二接触部电接触第二接触面。第一接触部和第二接触部可以彼此平行地被放置到多层电极***上。由于接触迹线的倾斜延伸,它们可以彼此足够远地布置,以便保证多层电极***的两个电极的彼此电隔离。
尤其是可以在电接触步骤中将第一接触部和第二接触部在容差范围之内垂直于接触迹线放置到多层电极***上。该容差范围尤其是可以被选择,使得该容差范围具有第一接触部和第二接触部相对于接触迹线的精确垂直的定向的20度偏差的范围。这样,可以以简单的方式保证多层电极***的第一与第二接触部之间的最大间距。接触部也可以没有困难地被设计为足够宽的,以便能够达到第一和第二接触面的整个面。
根据该方法的另一实施方式,可以在电接触步骤中将至少一个另外的第一接触部和至少一个另外的第二接触部放置到多层电极***上,使得所述另外的第一接触部电接触第一接触面并且所述另外的第二接触部电接触第二接触面。在此,第一接触部和第二接触部例如可以分别被构造成棒状的,使得它们可以延伸越过接触面并且如果多层堆叠具有多个电极层,则可以接触这样的多个电极层。因此,可以有利地保证多层电极***的鲁棒和冗余的电接触。
例如,该方法此外可以具有在载体衬底的上侧中形成凹陷的步骤,尤其是其中该凹陷可以通过结构化地蚀刻载体衬底的上侧来形成。该结构化的蚀刻例如可以是湿化学硅蚀刻或者DRIE沟槽(DRIE:Deep Reactive Ion Etching=深反应离子蚀刻)。结构化蚀刻的工艺步骤所具有的优点是,其可以简单和低成本地使用。
一种用于制造多层电极***的装置具有下列特征:
用于提供载体衬底的设备,该载体衬底具有在该载体衬底的上侧中的凹陷,其中该凹陷的至少一个壁被构造为相对于载体衬底的与上侧相对的下侧倾斜;以及
用于将多层堆叠施加到载体衬底的上侧上的设备,该多层堆叠至少具有第一电极层、第二电极层、布置在第一电极层与第二电极层之间的压电体层,其中该设备被构造用于通过多层堆叠的至少一个片段来覆盖凹陷的所述至少一个壁和底部,以便形成多层电极***。
该装置可以被构造用于在相应设备中执行或实现在此介绍的方法的变型方案的步骤。通过装置形式的本发明的该实施变型方案也可以快速和有效地解决本发明所基于的任务。
一种具有程序代码的计算机程序产品也是有利的,该程序代码可以存储在诸如半导体存储器、硬盘存储器或光学存储器之类的机器可读载体上,并且在该程序产品在计算机或装置上被实施时该程序代码被用于执行或控制根据前述实施方式之一的方法的步骤。
附图说明
下面借助附图示例性地进一步阐明本发明。
图1示出根据本发明的一个实施例的载体衬底的俯视图;
图2示出图1中的载体衬底中的部分的侧视图;
图3示出根据本发明的一个实施例的多层电极***的片段的横截面图;
图4示出根据本发明的一个实施例的图3中的多层电极***的片段在去除多层堆叠的一个区域之后的横截面图;
图5示出图4中的多层电极***的片段的俯视图;
图6示出根据本发明的一个实施例的具有接触部的多层电极***的横截面图;
图7示出根据本发明的一个实施例的多层电极***的钝化层的俯视图;
图8示出根据本发明的一个实施例的多层电极***的接触的俯视图;以及
图9示出根据本发明的一个实施例的用于制造多层电极***的方法的流程图。
在随后对本发明的优选实施例的描述中,为在不同图中示出和起相似作用的元素使用相同或相似的附图标记,其中舍弃对这些元素的重复的描述。
具体实施方式
图1以俯视图示出用于多层电极***的载体衬底100的一个实施例的片段。载体衬底100在此处是由硅形成的。载体衬底100的上侧102具有凹陷104,该凹陷104具有第一、第二和第三壁106以及底部108。凹陷104是通过结构化的蚀刻、在此处KOH蚀刻而形成的。替代地,为了形成凹陷104也可以使用湿化学硅蚀刻的其他方法、例如TMAH或各向同性Si蚀刻或者也可以使用DRIE沟槽蚀刻的工艺。如图1中的图示所示,凹陷104的第一、第二和第三壁106被构造为倾斜的。在此处所示的载体衬底100的实施例中,凹陷104的在图1中未示出的第四壁也被构造为倾斜的。在此,所有壁106的倾斜度是相等的。倾斜度在其他实施例中也可以不同。如图1中的图示所示,在此处所示的实施例中,不仅载体衬底100而且凹陷104都具有矩形形状。替代地,载体衬底100和/或凹陷104的圆形形状也是可能的。
图2以侧视图示出图1中的载体衬底100沿着线A-A'的部分。该插图良好地示出凹陷104的形状。因此表明:凹陷104的底部108平行于载体衬底100的上侧102以及平行于与上侧102平行的下侧200延伸。此处,尤其是能够良好地辨认壁106的倾斜度。如图示所示出的,倾斜的壁106被布置为与载体衬底100的下侧200成倾斜角202。该倾斜角或边缘角202被设计,使得其允许以要形成的多层电极***的目标结构的材料来可靠地涂布凹陷104的所有的面106、108。在此尤其锐角是合适的。在图1和2中所示的载体衬底100的实施例中,倾斜角202为大约45度。
图3以另一横截面图示出图2中的载体衬底100的片段。为了形成多层电极***300的一个实施例,在载体衬底100上布置有层堆叠或多层堆叠302。多层堆叠302包括第一电极层304、第二电极层306、另一第一电极层304和另一第二电极层306。在各个电极层304、306之间分别以夹层方式布置有压电体层308。如图3中的图示所示,多层堆叠302均匀地并且在不形成空腔的情况下覆盖整个凹陷104以及也覆盖载体衬底100的上侧102的与凹陷邻接的边缘区域。电极或电极层304和306和压电体或压电体层308在多层电极***300的制造方法的一个步骤中交替地沉积。在图3中所示的多层电极***300的实施例中,压电体308是PZT(锆钛酸铅),但是也可以使用具有压电特性的其他材料。为了以尽可能低的电压在击穿场强附近运行压电多层308,优选压电体308的在500nm至1μm的范围内的层厚,针对其他应用相应地匹配层厚。电极304、306又应当对层堆叠302的机械特性有尽可能小的影响,并且只要以电气方式是可能的,就被保持非常薄、在100nm的范围内。由此得出如图3中借助于横截面示出的层构造302。
图4又以横截面图示出图3中的多层电极***300在去除多层堆叠302的一个区域的步骤之后的片段。如图4中的图示所示,通过在去除步骤中比如借助于CMP(化学机械抛光)进行合适的回磨(Rückschleifen)直到衬底表面102的水平,第一电极304和第二电极306从上方可到达并且可以被接触。如图4中的图示所示,多层堆叠302现在被斜切并且因此形成平坦的接触面400以用于将电接触部连接到多层电极***300。
图5以俯视图示出多层电极***的接触面400。在该透视图中能够特别良好地辨认,由于去除步骤,第一和另一第一电极层的各一个侧面500以及第二和另一第二电极层的各一个侧面502是可到达的以用于连接电接触部。在多层电极***300的制造方法中的该时刻,仅仅还进行电绝缘钝化部的沉积及其结构化以及通过接触孔开口对电极304、306的接触。对此借助随后的图还要进行更详尽的探讨。
图6借助另一横截面图示出包括接触在内的多层电极***300的整个实施例。因此,图6中的图示示出完成之后的多层电极***300。由于钝化步骤和电接触步骤,多层电极***300现在配备有钝化层600。钝化层600覆盖包括凹陷104在内的载体衬底100的整个上侧102,并且在合适的位置处被打开,以便使电极层的电极侧面500、502可到达以用于通过接触部602进行接触。
借助随后的图7和8,借助关于工艺步骤的结果的图示来直观地阐明多层电极***300的钝化和电接触步骤。
图7以俯视图示出根据本发明的一个实施例的图4中的多层电极***300的片段,该多层电极***具有布置在其上的并且结构化的钝化层600。如图7中的图示所示,多层电极***300在结构化工艺步骤之后具有接触迹线700,该接触迹线700与电极侧面500和电极侧面502成锐角702地延伸。作为倾斜开口通过移除钝化层600所形成的接触迹线700在图7中所示的多层电极***300的实施例中从接触面400的拐角704延伸到在对角线上相对的另一拐角706。形成接触迹线700的钝化开口提供用于将第一电极侧面500与第一接触部接触的第一接触面708、以及用于将第二电极侧面502与第二接触部接触的第二接触面710。多层电极***300的替代的实施例可以具有另外的接触迹线,所述接触迹线例如可以平行于接触迹线700延伸。
原则上具有挑战的是,预测电极分布在晶片或载体结构上的准确位置。这一方面由于电极或电极层的大约1μm 的优选地小的间距并且另一方面由于其大约100nm的小宽度而变得困难。准确的尺寸依赖于载体衬底中的凹陷的侧壁或壁的倾斜角以及多层堆叠的沉积层由于倾斜而在几何上产生的厚度。此外,电极的位置由于凹陷的结构化或根蚀中的波动而变化;此外,由于各个掩模在沉积时的校准偏移,可预期一个钝化开口或多个钝化开口700的定位以及所施加的接触结构的容差。为了在这些小间距的情况下捕获校准偏移和工艺容差,在施加电钝化部600之后将该电钝化部有利地以与电极成角度702的方式打开,如图7中的图示直观地所示的。
图8又以俯视图示出图7中的多层电极***在多层电极***的制造方法中的电接触步骤之后的接触面400。此处,第一接触部800被放置到第一接触面708上,并且第二接触部802被放置到第二接触面710上。如从图8中的图示中可良好地看出的那样,第一接触部800和第二接触部802在该实例情况中被布置为分别垂直于接触迹线700。如图8中的图示所示,第一接触部800和第二接触部802分别被实施为接触迹线。利用接触部800、802相对于钝化开口或接触迹线700的有利地垂直的走向,根据角度来扩大接触部800、802之间的间距。因此,多层电极***可以以较小的制造容差被接触。除此之外,接触迹线或接触部800、802的数目可以被选择为大于电极的数目并且因此制造容差窗口被加宽。没有至单独的电极的接触部的接触迹线800、802是无功能的并且是不妨碍的。
总之,图1至4阐明层堆叠或多层堆叠302的结构化,其中图1和图2示出将衬底100结构化以用于制造倾斜平面106的结果,并且图3和4示出交替地沉积层堆叠302的电极材料304、306和压电材料(例如PZT)308以及回磨并因此提供到各个电极306、306的水平入口的结果。
图5至8阐明在通过沉积电绝缘钝化层600进行在先结构化并且通过以与电极304、306成角度702的方式打开接触孔708、710来对所述电绝缘钝化层进行结构化以及沉积和结构化电接触迹线800、802之后压电层堆叠302中的电极304、306的接触。在施加和结构化接触金属化部之后,迹线800、802有利地垂直于钝化部600的开口700延伸;由此,接触迹线800、802之间的间距与电极间距相比被扩大。为了提高电连接安全性,多个钝化开口700也可以彼此平行地被结构化。然而在此情况下应当注意正确的间距和扭转的角度702,以便接触迹线800、802仅仅接触接触侧的电极304、306。
图9示出根据本发明的一个实施例的用于制造多层电极***的方法900的流程图的一个实施例。在步骤902中,借助于结构化蚀刻在用于多层电极***的载体衬底的上侧中安置凹陷,其中该凹陷被成形,使得凹陷的至少一个壁被构造为相对于载体衬底的下侧倾斜。在步骤904中,提供用于进一步处理的载体衬底,使得在后续步骤906中可以将多层堆叠施加到载体衬底的上侧上。施加步骤906包括:去除906A多层堆叠以用于形成用于电接触多层堆叠的至少一个第一电极和至少一个第二电极的接触面的子步骤。原则上,在步骤906中平面地相继或相叠地沉积的由电极、压电体、电极、压电体等构成的层通过衬底中的合适的预先结构化的凹陷而从水平走向被偏转。在紧接着的步骤906A中,回磨直到原始衬底表面的水平或者利用其它合适的方法移除凸出的材料。由此于是可以平面地从上方获得到各个电极的入口。在步骤908中,结构化多层堆叠。步骤908包括:将电绝缘钝化层沉积到多层电极***上的子步骤908A;以及移除钝化层的一个区域以用于形成至少一个具有用于接触电极的接触孔开口的接触迹线的子步骤908B。在此,接触迹线优选地以与原始衬底表面的边成第一平角的方式来提供。在步骤910中,通过以下方式电接触多层电极***:将至少一个第一接触部横向于接触迹线放置到多层电极***上,使得该第一接触部电接触第一电极的第一接触面,并且将第二接触部横向于接触迹线放置到多层电极***上,使得该第二接触部电接触第二电极的第二接触面。
利用压电多层的微***技术电极接触的方法900制成的多层电极***包括由下列各项构成的构造:衬底中的凹陷,多层堆叠位于该凹陷中,所述多层堆叠通过侧壁往上伸展直到包围的衬底水平上(其中多层堆叠的分层的层被切割);位于凹陷之上的具有接触开口的绝缘层,所述接触开口优选地以与凹陷的边成第一平角的方式延伸;以及与之成第二角度的接触引线。
图1至9阐明用于接触压电薄层堆叠的构造或有效方法。然而该原理可以容易地转用于可以有利地利用多层垂直分层的叉指电极来实现的其它应用、比如薄层电池堆叠或气体传感器。在此情况下特别的是,该方法对要接触的多层的数目相对不敏感,也就是说,该方法可以简单地缩放到许多层。
利用在此介绍的方案,可以成功应对在薄层技术中为了构造多层执行器或传感器而接触各个电极所带来的挑战。利用在此介绍的方案,可以成功研发具有低驱动电压的压电多层执行器,该压电多层执行器的制造工艺与MEMS工艺兼容并且因此可以是迄今为止唯一的所设立的并完全集成的静电MEMS执行器的重大竞争对手。
所提出的构思可以进入例如MEMS能量采集器的研发或压电隔膜和弯曲梁传感器或执行器的接触中。另外的应用领域可在微电池(固体电解质中间层代替PZT,电池活性材料)的串联以及集成小型化电容器的各个层的接触中找到。
所描述的和图中所示的实施例仅仅是示例性地选择的。不同实施例可以完全地或关于各个特征相互组合。一个实施例也可以通过另一实施例的特征来补充。
另外,根据本发明的方法步骤可以重复地以及以与所描述的顺序不同的顺序来执行。
如果一个实施例包括第一特征与第二特征之间的“和/或”联系,则这应当被解读为该实施例根据一种实施方式既具有第一特征又具有第二特征,并且根据另一实施方式要么仅具有第一特征,要么仅具有第二特征。
Claims (13)
1.一种用于制造多层电极***(300)的方法(900),其中该方法(900)具有下列步骤:
提供(904)载体衬底(100),所述载体衬底具有在所述载体衬底(100)的上侧(102)中的凹陷(104),其中所述凹陷(104)的至少一个壁(106)被构造为相对于所述载体衬底(100)的与所述上侧(102)相对的下侧(200)倾斜;以及
将多层堆叠(302)施加(906)到所述载体衬底(100)的上侧(102)上,所述多层堆叠至少具有第一电极层(304)、第二电极层(306)、以及布置在所述第一电极层(304)与所述第二电极层(306)之间的压电体层(308),其中所述凹陷(104)的所述至少一个壁(106)和底部(108)通过所述多层堆叠(302)的至少一个片段来覆盖,以便形成所述多层电极***(300)。
2.根据权利要求1所述的方法(900),其特征在于,在施加(906)步骤中此外将所述多层堆叠(302)施加到所述载体衬底(100)的上侧(102)的与所述凹陷(104)邻接的边缘区域上,其中所述施加(906)步骤尤其是具有将所述多层堆叠(302)去除直至所述载体衬底(100)的上侧(102)的水平的子步骤(906A),以便形成与所述上侧(102)齐平的接触面(400)以用于电接触所述第一电极层(304)和第二电极层(306),尤其是其中所述第一电极层(304)的侧面(500)提供用于第一接触部(602;800)的连接区域,并且所述第二电极层(306)的侧面(502)提供用于第二接触部(602;800)的连接区域。
3.根据权利要求2所述的方法(900),其特征在于,所述方法(900)具有使所述多层堆叠(302)钝化(908)的步骤,其中在钝化的第一子步骤(908A)中将钝化层(600)施加到所述多层电极***(300)上,并且在钝化的第二子步骤(908B)中将所述钝化层(600)的一个区域移除,使得形成至少一个与所述第一电极层(304)的侧面(500)和所述第二电极层(306)的侧面(502)成锐角(702)地延伸的接触迹线(700),所述接触迹线通过露出用于第一接触部(602;800)的连接区域的片段而形成第一接触面(708)并且通过露出用于第二接触部(602;802)的连接区域的片段而形成第二接触面(710),尤其是其中所述第二接触面(710)与所述第一接触面(708)偏移地布置。
4.根据权利要求3所述的方法(900),其特征在于,在钝化(908)的步骤中将所述接触迹线(700)形成为使得所述接触迹线与所述多层堆叠(302)成锐角地延伸。
5.根据权利要求3或4所述的方法(900),其特征在于,在钝化(908)的步骤中形成至少一个另外的在容差范围之内平行于所述接触迹线(700)延伸的接触迹线。
6.根据前述权利要求3至5之一所述的方法(900),其特征在于,方法(900)具有导电接触(910)的步骤,其中第一接触部(602;800)横向于所述接触迹线(700)被放置到所述多层电极***(300)上,使得所述第一接触部电接触所述第一接触面(708),并且第二接触部(602;802)横向于所述接触迹线(700)被放置到所述多层电极***(300)上,使得所述第二接触部电接触所述第二接触面(710)。
7.根据权利要求6所述的方法(900),其特征在于,在所述电接触(910)的步骤中将所述第一接触部(602;800)和所述第二接触部(602;802)在容差范围之内垂直于所述接触迹线(700)放置到所述多层电极***(300)上。
8.根据权利要求6或7所述的方法(900),其特征在于,在所述电接触(910)的步骤中将至少一个另外的第一接触部(602)和至少一个另外的第二接触部(602;802)放置到所述多层电极***(300)上,使得所述另外的第一接触部(602;800)电接触所述第一接触面(708)并且所述另外的第二接触部(602;802)电接触所述第二接触面(710)。
9.根据前述权利要求之一所述的方法(900),其特征在于,所述方法(900)此外具有在所述载体衬底(100)的上侧(102)中形成(902)所述凹陷(104)的步骤,尤其是其中所述凹陷(104)通过结构化蚀刻所述载体衬底(100)的上侧(102)而形成。
10.一种用于制造多层电极***(300)的装置,其中该装置具有下列特征:
用于提供(904)载体衬底(100)的设备,所述载体衬底具有在所述载体衬底(100)的上侧(102)中的凹陷(104),其中所述凹陷(104)的至少一个壁(106)被构造为相对于所述载体衬底(100)的与所述上侧(102)相对的下侧(200)倾斜;以及
用于将多层堆叠(302)施加(906)到所述载体衬底(100)的上侧(102)上的设备,所述多层堆叠至少具有第一电极层(304)、第二电极层(306)、以及布置在所述第一电极层(304)与所述第二电极层(306)之间的压电体层(308),其中该设备被构造用于通过所述多层堆叠(302)的至少一个片段来覆盖所述凹陷(104)的所述至少一个壁(106)和底部(108),以便形成所述多层电极***(300)。
11.一种多层电极***(300),具有下列特征:
载体衬底(100),所述载体衬底具有在所述载体衬底(100)的上侧(102)中的凹陷(104),其中所述凹陷(104)的至少一个壁(106)被构造为相对于所述载体衬底(100)的与所述上侧(102)相对的下侧(200)倾斜;以及
多层堆叠(302),所述多层堆叠至少具有第一电极层(304)、第二电极层(306)、以及布置在所述第一电极层(304)与所述第二电极层(306)之间的中间层(308),其中所述多层堆叠(302)布置在所述载体衬底(100)的上侧(102)上,并且其中所述凹陷(104)的所述至少一个壁(106)和底部(108)被所述多层堆叠(302)的至少一个片段覆盖,以便形成所述多层电极***(300)。
12.根据权利要求11所述的多层电极***(300),其特征在于,所述中间层(308)是压电体层(308)。
13.一种具有程序代码的计算机程序产品,该程序代码用于在该程序产品在根据权利要求10所述的装置上被实施时执行或控制根据权利要求1至9之一所述的方法(900)的步骤。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE102013200354.4A DE102013200354A1 (de) | 2013-01-14 | 2013-01-14 | Verfahren und Vorrichtung zum Herstellen eines Multilagenelektrodensystems |
DE102013200354.4 | 2013-01-14 | ||
PCT/EP2014/050372 WO2014108499A1 (de) | 2013-01-14 | 2014-01-10 | Verfahren und vorrichtung zum herstellen eines multilagenelektrodensystems |
Publications (2)
Publication Number | Publication Date |
---|---|
CN104904027A true CN104904027A (zh) | 2015-09-09 |
CN104904027B CN104904027B (zh) | 2018-06-15 |
Family
ID=50031301
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201480004637.6A Expired - Fee Related CN104904027B (zh) | 2013-01-14 | 2014-01-10 | 用于制造多层电极***的方法和装置 |
Country Status (5)
Country | Link |
---|---|
US (1) | US10217926B2 (zh) |
EP (1) | EP2943988B1 (zh) |
CN (1) | CN104904027B (zh) |
DE (1) | DE102013200354A1 (zh) |
WO (1) | WO2014108499A1 (zh) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN110957413A (zh) * | 2018-09-26 | 2020-04-03 | 台湾积体电路制造股份有限公司 | 用于压电装置的击穿电压增强的结构与方法 |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN106461393B (zh) * | 2014-06-27 | 2020-01-03 | 索尼公司 | 陀螺仪传感器和电子装置 |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0851475A2 (de) * | 1996-12-23 | 1998-07-01 | Asea Brown Boveri AG | Verfahren zum Herstellen eines MOS-gesteuerten Leistungshalbleiterbauelements |
US6289564B1 (en) * | 1997-08-15 | 2001-09-18 | Seagate Technology Llc | Method of making a piezoelectric microactuator for precise head positioning |
US20060115952A1 (en) * | 2004-11-30 | 2006-06-01 | Promos Technologies Inc. | Method for forming multilayer electrode capacitor |
CN1877878A (zh) * | 2005-04-18 | 2006-12-13 | 株式会社电装 | 层叠压电元件 |
WO2011090440A1 (en) * | 2010-01-25 | 2011-07-28 | Agency For Science, Technology And Research | Capacitor arrangement and a method of forming the same |
WO2012060927A1 (en) * | 2010-11-02 | 2012-05-10 | National Semiconductor Corporation | Semiconductor capacitor |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0526048B1 (en) | 1991-07-18 | 1997-11-12 | Ngk Insulators, Ltd. | Piezoelectric/electrostrictive element having ceramic substrate formed essentially of stabilized zirconia |
US7003857B1 (en) * | 1995-11-24 | 2006-02-28 | Seiko Epson Corporation | Method of producing an ink-jet printing head |
US7645707B2 (en) * | 2005-03-30 | 2010-01-12 | Lam Research Corporation | Etch profile control |
JP2009164312A (ja) * | 2007-12-29 | 2009-07-23 | Brother Ind Ltd | 圧電アクチュエータの製造方法及び液体吐出ヘッドの製造方法 |
FR2932923B1 (fr) * | 2008-06-23 | 2011-03-25 | Commissariat Energie Atomique | Substrat heterogene comportant une couche sacrificielle et son procede de realisation. |
DE102010029282A1 (de) | 2010-05-25 | 2011-12-01 | Robert Bosch Gmbh | Verfahren und Vorrichtung zur Herstellung einer Dünnschichtbatterie |
US8776335B2 (en) * | 2010-11-17 | 2014-07-15 | General Electric Company | Methods of fabricating ultrasonic transducer assemblies |
-
2013
- 2013-01-14 DE DE102013200354.4A patent/DE102013200354A1/de not_active Withdrawn
-
2014
- 2014-01-10 CN CN201480004637.6A patent/CN104904027B/zh not_active Expired - Fee Related
- 2014-01-10 WO PCT/EP2014/050372 patent/WO2014108499A1/de active Application Filing
- 2014-01-10 US US14/759,137 patent/US10217926B2/en not_active Expired - Fee Related
- 2014-01-10 EP EP14702198.4A patent/EP2943988B1/de active Active
Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0851475A2 (de) * | 1996-12-23 | 1998-07-01 | Asea Brown Boveri AG | Verfahren zum Herstellen eines MOS-gesteuerten Leistungshalbleiterbauelements |
US6289564B1 (en) * | 1997-08-15 | 2001-09-18 | Seagate Technology Llc | Method of making a piezoelectric microactuator for precise head positioning |
US20060115952A1 (en) * | 2004-11-30 | 2006-06-01 | Promos Technologies Inc. | Method for forming multilayer electrode capacitor |
CN1877878A (zh) * | 2005-04-18 | 2006-12-13 | 株式会社电装 | 层叠压电元件 |
WO2011090440A1 (en) * | 2010-01-25 | 2011-07-28 | Agency For Science, Technology And Research | Capacitor arrangement and a method of forming the same |
WO2012060927A1 (en) * | 2010-11-02 | 2012-05-10 | National Semiconductor Corporation | Semiconductor capacitor |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN110957413A (zh) * | 2018-09-26 | 2020-04-03 | 台湾积体电路制造股份有限公司 | 用于压电装置的击穿电压增强的结构与方法 |
CN110957413B (zh) * | 2018-09-26 | 2023-05-19 | 台湾积体电路制造股份有限公司 | 用于压电装置的击穿电压增强的结构与方法 |
Also Published As
Publication number | Publication date |
---|---|
US10217926B2 (en) | 2019-02-26 |
EP2943988A1 (de) | 2015-11-18 |
DE102013200354A1 (de) | 2014-07-17 |
US20150340592A1 (en) | 2015-11-26 |
EP2943988B1 (de) | 2017-08-09 |
CN104904027B (zh) | 2018-06-15 |
WO2014108499A1 (de) | 2014-07-17 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4453587B2 (ja) | 加速度センサ | |
KR100996157B1 (ko) | Mems 센서 및 제조방법 | |
KR100419233B1 (ko) | 멤스소자 및 그의 제작방법 | |
JP5260342B2 (ja) | Memsセンサ | |
US9620581B2 (en) | Multilayer electrical device | |
WO2014134291A1 (en) | Capacitive mems sensor devices | |
CN110798788B (zh) | 一种mems结构及其形成方法 | |
CN102474693A (zh) | 具有微机械的麦克风结构的构件以及制造这种构件的方法 | |
CN105321953B (zh) | 用于压电层布置的制造方法和相应的压电层布置 | |
US20220369041A1 (en) | Mems device with enhanced membrane structure and method of forming the same | |
CN110149582A (zh) | 一种mems结构的制备方法 | |
US9214622B2 (en) | Size-controllable opening and method of making same | |
CN117069053A (zh) | 半导体器件及其制备方法 | |
CN101597021B (zh) | 构造基片的器件层的方法 | |
CN104904027A (zh) | 用于制造多层电极***的方法和装置 | |
US20140240939A1 (en) | Method for producing a microelectronic device | |
EP1932803A2 (en) | MEMS device with Z-axis asymetry | |
CN116684798A (zh) | 一种压电麦克风的结构和制造方法 | |
JP5665161B2 (ja) | 圧電薄膜デバイス | |
CN110677795A (zh) | 一种mems结构 | |
US10448168B2 (en) | MEMS microphone having reduced leakage current and method of manufacturing the same | |
JP2010012534A (ja) | デバイス及びその製造方法 | |
CN210609703U (zh) | 一种mems结构 | |
US11187528B2 (en) | Rotation rate sensor, method for manufacturing a rotation rate sensor | |
US20150143914A1 (en) | Piezoelectric actuator module and mems sensor having the same |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
PB01 | Publication | ||
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
GR01 | Patent grant | ||
GR01 | Patent grant | ||
CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20180615 Termination date: 20210110 |
|
CF01 | Termination of patent right due to non-payment of annual fee |