CN104899158A - 访存优化方法和装置 - Google Patents
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Abstract
本发明实施例提供一种访存优化方法和装置。本发明访存优化方法，包括：确定处理器核的缓存访问是否未命中缓存块，在缓存访问未命中缓存块的情况下，在缓存中通过块存储指令为访问地址分配一个缓存块，并将块存储指令指示的地址标识字段的地址单元写入到分配的缓存块的地址标识字段，将块存储指令指示的数据写入到分配的缓存块的第一数据位置上，本发明实施例在CPU执行写指令且缓存未命中的时，减少了访问主存的次数，提高了程序执行效率。
Description
技术领域
本发明实施例涉及通信技术领域，尤其涉及一种访存优化方法和装置。
背景技术
缓冲存储器是存储***中最重要的部分，最早是由Wilkes于1951年构想出来，为了弥补中央处理器（Central Processing Unit，简称CPU）与内存之间的速度差异而提出的，为了有效弥补CPU与内存之间的速度差异引起的延迟，CPU中通常采用多级存储***。例如采用一级缓存、二级缓存和随机存取存储器（Random Access Memory，简称RAM）三个层次的存储结构，其访问速度依次递减，容量依次递增，如果CPU执行写指令时，对最后一级缓存（二级缓存）的访问未命中，那么需要访问RAM，造成访问延迟长，功耗高，性能差的问题。
为解决上述问题，现有技术中在CPU执行写指令且缓存未命中的情况下，不去访问RAM，而是首先采用数据缓存块清除为零（Data Cache Block Zero，简称dcbz）指令直接在缓存中为访问地址分配一个缓存块，并对该整个缓存块写入全0数据，由于只能对整个缓存块写入全0数据，即只能将缓存块初始化为全0数据，因此后续仍然需要使用一个写指令（例如store指令）将有效数据写入缓存，增加了访存操作。
发明内容
本发明实施例提供一种访存优化方法和装置，解决了现有技术中在CPU执行写指令且缓存未命中的情况下，只能对整个缓存块写入全0数据，后续写入真正的有效数据时，需要再次进行写操作，增加了访存操作，造成功耗浪费的问题。
第一方面，本发明实施例提供一种访存优化方法，包括：
确定处理器核的缓存访问是否未命中缓存块；
若缓存访问未命中缓存块，则在缓存中通过块存储指令为访问地址分配一个缓存块，并将所述块存储指令指示的地址标识字段的地址单元写入到分配的缓存块的地址标识字段，将所述块存储指令指示的数据写入到所述分配的缓存块的第一数据位置上，所述分配的缓存块的第一数据位置为所述块存储指令指示的所述分配的缓存块的数据位置。
在第一方面的第一种可能的实现方式中，还包括：
如果所述块存储指令指示的数据的宽度小于所述分配的缓存块的宽度，则保持所述分配的缓存块的第二数据位置上的数据或将所述分配的缓存块的第二数据位置上全部写入“0”数据值或“1”数据值或将所述分配的缓存块的第二数据位置上写入“0”数据值和“1”数据值，所述分配的缓存块的第二数据位置为除所述分配的缓存块的第一数据位置之外的所述分配的缓存块的数据位置。
根据第一方面或第一方面的第一种可能的实现方式，在第二种可能的实现方式中，还包括：
若缓存访问命中缓存块，则将所述块存储指令指示的数据写入到命中的缓存块的第一数据位置上，所述命中的缓存块的第一数据位置为所述块存储指令指示的所述命中的缓存块的数据位置。
根据第一方面的第二种可能的实现方式，在第三种可能的实现方式中，还包括：
如果所述块存储指令指示的数据的宽度小于命中的缓存块的宽度，则保持所述命中的缓存块的第二数据位置上的数据或将所述命中的缓存块的第二数据位置上全部写入“0”数据值或“1”数据值或将所述命中的缓存块的第二数据位置上写入“0”数据值和“1”数据值，所述命中的缓存块的第二数据位置为除所述命中的缓存块的第一数据位置之外的所述命中的缓存块的数据位置。
第二方面，本发明实施例提供一种访存优化装置，包括：
确定模块，用于确定处理器核的缓存访问是否未命中缓存块；
处理模块，用于若缓存访问未命中缓存块，则在缓存中通过块存储指令为访问地址分配一个缓存块，并将所述块存储指令指示的地址标识字段的地址单元写入到分配的缓存块的地址标识字段，将所述块存储指令指示的数据写入到所述分配的缓存块的第一数据位置上，所述分配的缓存块的第一数据位置为所述块存储指令指示的所述分配的缓存块的数据位置。
在第二方面的第一种可能的实现方式中，所述处理模块还用于如果所述块存储指令指示的数据的宽度小于所述分配的缓存块的宽度，则保持所述分配的缓存块的第二数据位置上的数据或将所述分配的缓存块的第二数据位置上全部写入“0”数据值或“1”数据值或将所述分配的缓存块的第二数据位置上写入“0”数据值和“1”数据值，所述分配的缓存块的第二数据位置为除所述分配的缓存块的第一数据位置之外的所述分配的缓存块的数据位置。
根据第二方面或第二方面的第一种可能的实现方式，在第二种可能的实现方式中，所述处理模块还用于若缓存访问命中缓存块，则将所述块存储指令指示的数据写入到命中的缓存块的第一数据位置上，所述命中的缓存块的第一数据位置为所述块存储指令指示的所述命中的缓存块的数据位置。
根据第二方面的第二种可能的实现方式，在第三种可能的实现方式中，所述处理模块还用于如果所述块存储指令指示的数据的宽度小于命中的缓存块的宽度，则保持所述命中的缓存块的第二数据位置上的数据或将所述命中的缓存块的第二数据位置上全部写入“0”数据值或“1”数据值或将所述命中的缓存块的第二数据位置上写入“0”数据值和“1”数据值，所述命中的缓存块的第二数据位置为除所述命中的缓存块的第一数据位置之外的所述命中的缓存块的数据位置。
本发明实施例访存优化方法和装置，通过确定处理器核的缓存访问是否未命中缓存块，在缓存访问未命中缓存块的情况下，在缓存中通过块存储指令为访问地址分配一个缓存块，并将块存储指令指示的地址标识字段的地址单元写入到分配的缓存块的地址标识字段，将块存储指令指示的数据写入到分配的缓存块的第一数据位置上，从而在CPU执行写指令且缓存未命中的时，减少了访问主存的次数，提高了程序执行效率。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1为本发明实施例一所提供的访存优化方法的流程图；
图2为本发明实施例二所提供的访存优化方法的流程图；
图3为本发明实施例三所提供的访存优化装置300的结构示意图；
图4为本发明实施例四所提供的一种访存优化装置400的结构示意图。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
图1为本发明实施例一所提供的访存优化方法的流程图。本实施例的方法适用于在CPU执行写指令且缓存未命中的情况下，通过降低访存操作将数据写入缓存块的情况。该方法由访存优化装置执行，该装置通常以硬件和/或软件的方式来实现。本实施例的方法包括如下步骤：
S110、确定处理器核的缓存访问是否未命中缓存块。
S120、若缓存访问未命中缓存块，则在缓存中通过块存储指令为访问地址分配一个缓存块，并将块存储指令指示的地址标识字段的地址单元写入到分配的缓存块的地址标识字段，将块存储指令指示的数据写入到分配的缓存块的第一数据位置上，分配的缓存块的第一数据位置为块存储指令指示的分配的缓存块的数据位置。
处理器核访问存储器时，需要检查CPU送出的地址，判断CPU要访问的地址单元是否在缓存中。若在，称为命中（Cache命中）缓存块（Cache块），CPU可用极快的速度对它进行读/写操作；若不在，则称为未命中缓存块，这时就需要从主存中访问。未命中缓存块时对主存访问会降低***的效率。现有技术中通过在未命中Cache块的情况下，不去访问RAM，而是首先采用dcbz指令直接在缓存中为访问地址分配一个缓存块，并对该整个缓存块写入全0数据，由于只能对整个缓存块写入全0数据，即只能将缓存块初始化为全0数据，因此后续仍然需要使用一个store指令将有效数据写入缓存，增加了访存操作。而本实施例中在未命中Cache块的情况下，在缓存中通过块存储指令为访问地址分配一个缓存块，并将块存储指令指示的地址标识字段的地址单元写入到分配的缓存块的地址标识字段，将块存储指令指示的数据写入到分配的缓存块的第一数据位置上，从而只需通过一个块存储指令就可以把数据写入到分配的缓存块的第一数据位置上，也即只需执行一次块存储指令就完成了现有技术中通过执行两次指令才完成的操作，现有技术中通过一个dcbz指令和一个store指令才完成将有效数据写入到分配的缓存块中。因此本实施例在CPU执行写指令且缓存未命中的时，减少了访问主存的次数，提高了程序执行效率。
具体的，通过确定处理器核的缓存访问是否未命中缓存块，在缓存访问未命中缓存块的情况下，在缓存中通过块存储指令为访问地址分配一个缓存块，并将块存储指令指示的地址标识字段的地址单元写入到分配的缓存块的地址标识字段，将块存储指令指示的数据写入到分配的缓存块的第一数据位置上。
本实施例提供的访存优化方法，通过确定处理器核的缓存访问是否未命中缓存块，在缓存访问未命中缓存块的情况下，在缓存中通过块存储指令为访问地址分配一个缓存块，并将块存储指令指示的地址标识字段的地址单元写入到分配的缓存块的地址标识字段，将块存储指令指示的数据写入到分配的缓存块的第一数据位置上，从而在CPU执行写指令且缓存未命中的时，减少了访问主存的次数，提高了程序执行效率。
图2为本发明实施例二所提供的访存优化方法的流程图。参照图2，本实施例的方法可以包括：
S210、确定处理器核的缓存访问是否未命中缓存块，若是，则执行S220，否则执行240。
S220、在缓存中通过块存储指令为访问地址分配一个缓存块，并将块存储指令指示的地址标识字段的地址单元写入到分配的缓存块的地址标识字段，将块存储指令指示的数据写入到分配的缓存块的第一数据位置上，分配的缓存块的第一数据位置为块存储指令指示的分配的缓存块的数据位置。如果块存储指令指示的数据的宽度小于分配的缓存块的宽度，则执行S230。
S230、保持分配的缓存块的第二数据位置上的数据或将分配的缓存块的第二数据位置上全部写入“0”数据值或“1”数据值或将分配的缓存块的第二数据位置上写入“0”数据值和“1”数据值，分配的缓存块的第二数据位置为除分配的缓存块的第一数据位置之外的分配的缓存块的数据位置。
其中，将分配的缓存块的第二数据位置上写入“0”数据值和“1”数据值，也即分配的缓存块的第二数据位置上可以写入“0”数据值和“1”数据值的任意组合，例如如果分配的缓存块的第二数据位置为10个比特位，则可以写入1010101010或0101010101。
需要说明的是，在将块存储指令指示的数据写入到分配的Cache块的第一数据位置上之后，分配的Cache块如果没有被替换，后续的访问不会发生Cache未命中Cache块的情况，也即接下来的普通store操作会是一个命中Cache块的操作，因此可以将该普通store指令指示的数据写入到与该普通store指令指示的地址对应的命中的Cache块中的数据位置上，从而提高Cache块的命中率。
S240、将块存储指令指示的数据写入到命中的缓存块的第一数据位置上，命中的缓存块的第一数据位置为块存储指令指示的命中的缓存块的数据位置。如果块存储指令指示的数据的宽度小于命中的缓存块的宽度，则执行250。
S250、保持命中的缓存块的第二数据位置上的数据或将命中的缓存块的第二数据位置上全部写入“0”数据值或“1”数据值或将命中的缓存块的第二数据位置上写入“0”数据值和“1”数据值，命中的缓存块的第二数据位置为除命中的缓存块的第一数据位置之外的命中的缓存块的数据位置。
其中，将命中的缓存块的第二数据位置上写入“0”数据值和“1”数据值，也即命中的缓存块的第二数据位置上可以写入“0”数据值和“1”数据值的任意组合，例如如果分配的缓存块的第二数据位置为10个比特位，则可以写入1010101010或0101010101。
本实施例提供的访存优化方法，通过确定处理器核的缓存访问是否未命中缓存块，在缓存访问未命中缓存块的情况下，在缓存中通过块存储指令为访问地址分配一个缓存块，并将块存储指令指示的地址标识字段的地址单元写入到分配的缓存块的地址标识字段，将块存储指令指示的数据写入到分配的缓存块的第一数据位置上，从而在CPU执行写指令且缓存未命中时，减少了访问主存的次数，提高了程序执行效率。
图3为本发明实施例三所提供的访存优化装置300的结构示意图。参照图3，该访存优化装置包括如下模块：确定模块310和处理模块320。
确定模块310用于确定处理器核的缓存访问是否未命中缓存块；处理模块320用于若缓存访问未命中缓存块，则在缓存中通过块存储指令为访问地址分配一个缓存块，并将块存储指令指示的地址标识字段的地址单元写入到分配的缓存块的地址标识字段，将块存储指令指示的数据写入到分配的缓存块的第一数据位置上，分配的缓存块的第一数据位置为块存储指令指示的分配的缓存块的数据位置。
进一步的，处理模块320还用于如果块存储指令指示的数据的宽度小于分配的缓存块的宽度，则保持分配的缓存块的第二数据位置上的数据或将分配的缓存块的第二数据位置上全部写入“0”数据值或“1”数据值或将所述分配的缓存块的第二数据位置上写入“0”数据值和“1”数据值，分配的缓存块的第二数据位置为除分配的缓存块的第一数据位置之外的分配的缓存块的数据位置。
进一步的，处理模块320还用于若缓存访问命中缓存块，则将块存储指令指示的数据写入到命中的缓存块的第一数据位置上，命中的缓存块的第一数据位置为块存储指令指示的命中的缓存块的数据位置。
进一步的，处理模块320还用于如果块存储指令指示的数据的宽度小于命中的缓存块的宽度，则保持命中的缓存块的第二数据位置上的数据或将命中的缓存块的第二数据位置上全部写入“0”数据值或“1”数据值或将所述命中的缓存块的第二数据位置上写入“0”数据值和“1”数据值，命中的缓存块的第二数据位置为除命中的缓存块的第一数据位置之外的命中的缓存块的数据位置。
本实施例提供的访存优化装置，通过确定处理器核的缓存访问是否未命中缓存块，在缓存访问未命中缓存块的情况下，在缓存中通过块存储指令为访问地址分配一个缓存块，并将块存储指令指示的地址标识字段的地址单元写入到分配的缓存块的地址标识字段，将块存储指令指示的数据写入到分配的缓存块的第一数据位置上，从而在CPU执行写指令且缓存未命中的时，减少了访问主存的次数，提高了程序执行效率。
相应的，参阅附图4，图4为本发明实施例四所提供的一种访存优化装置400的结构示意图，该访存优化装置包括至少一个处理器401，例如CPU，至少一个网络接口404，例如物理网卡，或者其他的用户接口403，以及存储器405和至少一个通信总线402。
其中，通信总线402用于实现这些组件之间的连接通信。
网络接口404用于实现该物理主机和网络之间的连接通信，比如该网络接口404可以用于连接物理网卡和/或物理交换机等设备。
可选的，用户接口403，可以包括显示器，键盘或者其他点击设备，例如，鼠标，轨迹球（trackball），触感板或者触感显示屏等。
存储器405可能包括高速随机存取记忆体（RAM，Random AccessMemory），也可能还包括非不稳定的存储器（non-volatile memory），例如至少一个磁盘存储器。可选的，该存储器405还可以包括至少一个位于远离前述处理器401的存储装置。
在一些实施方式中，存储器405存储了如下的元素，可执行模块或者数据结构，或者他们的子集，或者他们的扩展集:
操作***4051，包含各种***程序，用于实现各种基础业务以及处理基于硬件的任务；
应用模块4052，包含各种应用程序，用于实现各种应用业务。
应用模块4052中包括但不限于与虚拟机的数据交换相关的各种单元，比如接收单元、配置单元、获取单元和合成单元等。
具体地，处理器401，用于确定处理器核的缓存访问是否未命中缓存块；若缓存访问未命中缓存块，则在缓存中通过块存储指令为访问地址分配一个缓存块，并将块存储指令指示的地址标识字段的地址单元写入到分配的缓存块的地址标识字段，将块存储指令指示的数据写入到分配的缓存块的第一数据位置上，分配的缓存块的第一数据位置为块存储指令指示的分配的缓存块的数据位置。
进一步的，处理器401还用于如果块存储指令指示的数据的宽度小于分配的缓存块的宽度，则保持分配的缓存块的第二数据位置上的数据或将分配的缓存块的第二数据位置上全部写入“0”数据值或“1”数据值或将所述分配的缓存块的第二数据位置上写入“0”数据值和“1”数据值，分配的缓存块的第二数据位置为除分配的缓存块的第一数据位置之外的分配的缓存块的数据位置。
进一步的，处理器401还用于若缓存访问命中缓存块，则将块存储指令指示的数据写入到命中的缓存块的第一数据位置上，命中的缓存块的第一数据位置为块存储指令指示的命中的缓存块的数据位置。
进一步的，处理器401还用于如果块存储指令指示的数据的宽度小于命中的缓存块的宽度，则保持命中的缓存块的第二数据位置上的数据或将命中的缓存块的第二数据位置上全部写入“0”数据值或“1”数据值或将所述分配的缓存块的第二数据位置上写入“0”数据值和“1”数据值，命中的缓存块的第二数据位置为除命中的缓存块的第一数据位置之外的命中的缓存块的数据位置。
本实施例提供的访存优化装置，通过确定处理器核的缓存访问是否未命中缓存块，在缓存访问未命中缓存块的情况下，在缓存中通过块存储指令为访问地址分配一个缓存块，并将块存储指令指示的地址标识字段的地址单元写入到分配的缓存块的地址标识字段，将块存储指令指示的数据写入到分配的缓存块的第一数据位置上，从而在CPU执行写指令且缓存未命中的时，减少了访问主存的次数，提高了程序执行效率。
本领域普通技术人员可以理解：实现上述各方法实施例的全部或部分步骤可以通过程序指令相关的硬件来完成。前述的程序可以存储于一计算机可读取存储介质中。该程序在执行时，执行包括上述各方法实施例的步骤；而前述的存储介质包括：ROM、RAM、磁碟或者光盘等各种可以存储程序代码的介质。
最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。
Claims (8)
1.一种访存优化方法，其特征在于，包括：
确定处理器核的缓存访问是否未命中缓存块；
若缓存访问未命中缓存块，则在缓存中通过块存储指令为访问地址分配一个缓存块，并将所述块存储指令指示的地址标识字段的地址单元写入到分配的缓存块的地址标识字段，将所述块存储指令指示的数据写入到所述分配的缓存块的第一数据位置上，所述分配的缓存块的第一数据位置为所述块存储指令指示的所述分配的缓存块的数据位置。
2.根据权利要求1所述的方法，其特征在于，还包括：
如果所述块存储指令指示的数据的宽度小于所述分配的缓存块的宽度，则保持所述分配的缓存块的第二数据位置上的数据或将所述分配的缓存块的第二数据位置上全部写入“0”数据值或“1”数据值或将所述分配的缓存块的第二数据位置上写入“0”数据值和“1”数据值，所述分配的缓存块的第二数据位置为除所述分配的缓存块的第一数据位置之外的所述分配的缓存块的数据位置。
3.根据权利要求1或2所述的方法，其特征在于，还包括：
若缓存访问命中缓存块，则将所述块存储指令指示的数据写入到命中的缓存块的第一数据位置上，所述命中的缓存块的第一数据位置为所述块存储指令指示的所述命中的缓存块的数据位置。
4.根据权利要求3所述的方法，其特征在于，还包括：
如果所述块存储指令指示的数据的宽度小于命中的缓存块的宽度，则保持所述命中的缓存块的第二数据位置上的数据或将所述命中的缓存块的第二数据位置上全部写入“0”数据值或“1”数据值或将所述命中的缓存块的第二数据位置上写入“0”数据值和“1”数据值，所述命中的缓存块的第二数据位置为除所述命中的缓存块的第一数据位置之外的所述命中的缓存块的数据位置。
5.一种访存优化装置，其特征在于，包括：
确定模块，用于确定处理器核的缓存访问是否未命中缓存块；
处理模块，用于若缓存访问未命中缓存块，则在缓存中通过块存储指令为访问地址分配一个缓存块，并将所述块存储指令指示的地址标识字段的地址单元写入到分配的缓存块的地址标识字段，将所述块存储指令指示的数据写入到所述分配的缓存块的第一数据位置上，所述分配的缓存块的第一数据位置为所述块存储指令指示的所述分配的缓存块的数据位置。
6.根据权利要求5所述的装置，其特征在于，所述处理模块还用于如果所述块存储指令指示的数据的宽度小于所述分配的缓存块的宽度，则保持所述分配的缓存块的第二数据位置上的数据或将所述分配的缓存块的第二数据位置上全部写入“0”数据值或“1”数据值或将所述分配的缓存块的第二数据位置上写入“0”数据值和“1”数据值，所述分配的缓存块的第二数据位置为除所述分配的缓存块的第一数据位置之外的所述分配的缓存块的数据位置。
7.根据权利要求5或6所述的装置，其特征在于，所述处理模块还用于若缓存访问命中缓存块，则将所述块存储指令指示的数据写入到命中的缓存块的第一数据位置上，所述命中的缓存块的第一数据位置为所述块存储指令指示的所述命中的缓存块的数据位置。
8.根据权利要求7所述的装置，其特征在于，所述处理模块还用于如果所述块存储指令指示的数据的宽度小于命中的缓存块的宽度，则保持所述命中的缓存块的第二数据位置上的数据或将所述命中的缓存块的第二数据位置上全部写入“0”数据值或“1”数据值或将所述命中的缓存块的第二数据位置上写入“0”数据值和“1”数据值，所述命中的缓存块的第二数据位置为除所述命中的缓存块的第一数据位置之外的所述命中的缓存块的数据位置。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| WD01 | Invention patent application deemed withdrawn after publication |
Application publication date: 20150909 |
|
| WD01 | Invention patent application deemed withdrawn after publication |