CN104851457B - 半导体存储装置 - Google Patents

Abstract

本发明提供一种半导体存储装置。本发明的闪存包括：页面缓冲器/感测电路，包括可保持大小与存储阵列的页面对应的数据的易失性存储元件；及高速缓冲寄存器，包括可保持大小与存储阵列的页面对应的数据的非易失性存储元件。页面缓冲器/感测电路包括感测电路、数据寄存器、传输栅极，数据寄存器可与输入输出缓冲器进行数据的收发。高速缓冲寄存器包括RRAM，RRAM可经由传输栅极而与输入输出缓冲器进行数据的收发，且可经由传输栅极而与数据寄存器进行数据的收发。

Description

半导体存储装置

技术领域

本发明涉及一种NAND型闪存等半导体存储装置，尤其是涉及一种利用非易失性存储器的页面缓冲器(page buffer)。

背景技术

众所周知，NAND型的闪存包括：存储单元阵列，包含将多个存储单元串联连接而成的NAND串；及页面缓冲器，连接于存储阵列的位线。页面缓冲器保持从存储阵列的被选择出的页面传输的数据、或保持编写至被选择出的页面的数据。揭示一种闪存，其中所述页面缓冲器包括数据寄存器(data register)及高速缓冲寄存器(cache register)，而实现读取及编写的高速化(专利文献1)。

[背景技术文献]

[专利文献]

[专利文献1]日本专利特开2013-118031号公报

以往的NAND型的闪存中，保持从存储阵列读取的页面数据、或保持写入至存储阵列的页面数据的页面缓冲器是易失性的电路，例如包括交叉耦合着互补金属氧化物半导体反相器的锁存电路。

图1是说明以往的闪存的页面缓冲器/感测电路的概略动作的图。页面缓冲器/感测电路10包括：感测电路12，经由位线选择晶体管BSEL而连接于存储阵列的各位线BL；数据寄存器14，保持由感测电路12感测到的数据，或保持用来进行编程的数据；传输栅极16，可在其与数据寄存器14之间进行双向数据传输；高速缓冲寄存器18，连接于传输栅极16；及传输栅极20，可在高速缓冲寄存器18与朝向输入输出缓冲器的数据传输线之间进行双向数据传输。

图2是说明编程及读取时的页面缓冲器的动作的流程图。NAND型闪存的编程及读取是以页为单位来进行。在进行编程时，由未图示的输入输出缓冲器接收的编程数据经由数据传输线及传输栅极20而被输入至高速缓冲寄存器18(S100)，所输入的编程数据经由传输栅极16而被传输至数据寄存器14(S102)。感测电路12根据数据寄存器14所保持的编程数据，设定位线的电位，对所选择的页面的字线施加编程电压，而对存储阵列MA执行编程(S104)。

在读取时，存储阵列MA的被选择出的页面的数据经由位线而由感测电路12感测到(S110)，所感测到的数据保持在数据寄存器14(S112)。所保持的数据经由传输栅极16而被传输至高速缓冲寄存器18，接着，经由传输栅极20而被从高速缓冲寄存器18输出至输入输出缓冲器(S114)。

这种以往的页面缓冲器/感测电路10由于包括闩锁器等易失性存储元件，所以有如下问题。

第一，如果利用CMOS锁存电路等构成页面缓冲器，其所占面积会变大，结果，无法实现闪存的小型化。

第二，因为页面缓冲器为易失性，所以如果断开电源，数据会消失。例如，当电源再次接通时，在希望参考电源刚断开之前所读取的数据、或所编写的数据的情况下，因为在页面缓冲器中未储存数据，所以有必须存取存储阵列这一不良情况。

第三，NAND闪存中是以页为单位进行存取来进行数据的读取/编写。如果对同一页面连续编写大小比一页小的数据，可省去页面选择时间，而缩短编程时间，另一方面，可对同一页面连续编程的次数有限。在存储单元储存二进制数据的闪存中，可对同一页面连续编程的次数例如被限制为4次。这是因为如果对同一页面重复多次执行编程，会对该页面的字线重复施加高电压，而对相邻页面的存储单元的阈值造成不良影响。因此，如果每页为2K字节，可每次对同一页面连续编写4次，每次编写512字节的数据。换句话说，意味着在大小比512字节小的数据的情况下，即便连续地对同一页面编程，也无法对页面整体编程。今后，如果页面大小变大，可通过对同一页面连续编程而实现对页面整体的编程的最小数据大小变大。

发明内容

本发明的目的在于解决上述以往的课题，而提供一种可高速动作、且可灵活地进行数据的读取及编写的半导体存储装置。

本发明的半导体存储装置包括：存储阵列，形成着多个存储元件；选择机构，选择所述存储阵列的页面；数据保持机构，结合于所述存储阵列，且可保持从所述存储阵列的被选择出的页面读取的数据或编写至被选择出的页面的数据；输入输出机构，接收从外部输入的数据，或接收输出至外部的数据；以及控制机构，控制数据的读取及编写；且所述数据保持机构包括：第一数据保持部，包括可保持大小与所述存储阵列的页面对应的数据的易失性存储元件；第二数据保持部，包括可保持大小与所述存储阵列的页面对应的数据的非易失性存储元件；第一数据传输栅极，连接于第一数据保持部与所述输入输出机构之间，且可进行双向数据传输；及第二数据传输栅极，连接于第二数据保持部与所述输入输出机构之间，且可进行双向数据传输；且第一及第二数据传输栅极所进行的传输是由所述控制机构控制。

优选所述数据保持机构还包括第三数据传输栅极，该第三数据传输栅极连接于第一数据保持部与第二数据保持部之间，且可进行双向数据传输，第三数据传输栅极是由所述控制机构来控制。优选所述控制机构根据从外部接收的指令，控制第一数据传输栅极、第二数据传输栅极及第三数据传输栅极。优选所述控制机构在设有编写至由第二数据保持部选择出的页面的数据时，使储存在第二数据保持部的数据编写至所述存储阵列的被选择出的页面。优选所述控制机构在储存了由第二数据保持部选择出的页面的数据时，使储存在第二数据保持部的数据经由第二数据传输栅极输出至所述输入输出机构。优选所述控制机构在未储存由第二数据保持部选择出的页面的数据时，使从存储阵列的被选择出的页面读取的数据输出至所述输入输出机构，并且使第二数据保持部保持该数据。优选所述控制机构使第一数据保持部所保持的数据经由第一数据传输栅极而输出至所述输入输出机构。优选第二数据保持部构成为包括电阻变化型的存储元件。

[发明的效果]

根据本发明，通过使与存储阵列结合的数据保持部机构中所含的第二数据保持部为非易失性存储元件，可存取第二数据保持部所储存的数据，与存取存储阵列的情况相比，可实现数据的读取等的高速化。此外，通过在第一数据保持部及第二数据保持部与输入输出机构之间实现数据的双向收发，可与用户的要求相应地灵活地提供读取及编写动作。

附图说明

图1是表示以往的闪存的页面缓冲器/感测电路的概略构成的图。

图2A、图2B是说明以往的闪存的编程及读取时的页面缓冲器的动作的流程图。

图3是表示本发明的实施例的闪存的一构成例的框图。

图4是表示闪存的NAND串的构成的电路图。

图5是表示闪存进行各动作时施加的电压的一例的表。

图6是表示本发明的实施例的页面缓冲器/感测电路及高速缓冲寄存器的构成的图。

图7是表示高速缓冲寄存器中使用的电阻变化型存储元件的一例的图。

图8A、图8B、图8C是说明利用本发明的实施例的闪存的高速缓冲寄存器时的动作例的图。

图9是说明利用本发明的实施例的闪存的高速缓冲寄存器时的编写动作的一例的流程图。

图10A、图10B、图10C是说明未利用本发明的实施例的闪存的高速缓冲寄存器时的动作例的图。

图11是说明未利用本发明的实施例的闪存的高速缓冲寄存器时的读取动作的一例的流程图。

其中，附图标记说明如下：

10、160：页面缓冲器/感测电路

12、162：感测电路

14、164：数据寄存器

16、20、166：传输栅极

18、170：高速缓冲寄存器

100：闪存

110：存储阵列

120：输入输出缓冲器

130：地址寄存器

140：控制器

150：字线选择电路

172：RRAM

172A：电阻元件

174、178：传输栅极

176：存取晶体管

180：列选择电路

190：内部电压产生电路

Ax：行地址信息

Ay：列地址信息

BL、GBL(GBL1～GBLn):位线

BLCD：传输晶体管

BLCLM：钳位晶体管

BSEL、TD：位线选择晶体管

BLK(0)、BLK(1)、···、BLK(m)：区块

Cp：电容器

Cy：选择信号

DL：数据传输线

MCi(i＝0、1、···、63)：存储单元

N1、N2：节点

NU：NAND串单元

PRE：预先充电用晶体管

SGD、SGS：选择栅极线

SL：共用源极线

SNS：感测节点

TS：源极线选择晶体管

Vdd：电源

Vers：删除电压

Vpass：通过电压

Vprog：编程电压

Vread：读取通过电压

WLi(i＝0、1、···、63)：字线

具体实施方式

以下，参照附图对本发明的实施方式详细地进行说明。另外，应注意附图是为了便于理解说明，而强调各部进行表示，与实际的器件的比例并不相同。

[实施例]

图3是表示本发明的实施例的闪存的构成的框图。不过，此处所示的构成是例示，本发明的闪存并不一定限定于这种构成。

本实施例的闪存100构成为包括：存储阵列110，形成着排列成矩阵状的多个存储单元；输入输出缓冲器120，连接于外部输入输出端子I/O，且保持输入输出数据；地址寄存器130，接收来自输入输出缓冲器120的地址数据；控制器140，根据来自输入输出缓冲器120的指令数据及未图示的外部控制信号(指令锁存使能(Command latch enable，CLE)信号或地址锁存使能(Address latch enable，ALE)信号等)等，来控制各部；字线选择电路150，将来自地址寄存器130的行地址信息Ax解码，根据解码结果，来进行区块的选择及字线的选择等；页面缓冲器/感测电路160，保持从由字线选择电路150选择出的页面读取的数据，或保持对被选择出的页面的写入数据；高速缓冲寄存器170，可利用非易失性存储元件来保持数据；列选择电路180，将来自地址寄存器130的列地址信息Ay解码，根据该解码结果，来选择页面缓冲器160及/或高速缓冲寄存器170内的列数据；以及内部电压产生电路190，产生进行数据的读取、编写及删除等所需的电压(编程电压Vpgm、通过电压Vpass、读取通过电压Vread、删除电压Vers等)。输入输出缓冲器120是通过数据传输线DL而连接于页面缓冲器/感测电路160及高速缓冲寄存器170，数据传输线DL可实现预定的比特宽度(例如8比特或16比特)的并列数据的收发。

存储阵列110具有沿列方向配置的多个区块BLK(0)、BLK(1)、···、BLK(m)。在区块的其中一端部，配置着页面缓冲器/感测电路160。不过，页面缓冲器/感测电路160也可配置在区块的另一端部或区块两侧的端部。在每个区块中，形成着多个串联连接多个存储单元而成的NAND串单元NU。

图4是表示NAND串单元NU的一例的电路图。如该图所示，在每个区块中，沿行方向排列着串联连接多个存储单元而成的n个NAND串NU。每个NAND串NU包括串联连接的多个存储单元MCi(i＝0、1、···、63)、连接于存储单元两端的位线选择晶体管TD、及源极线选择晶体管TS，位线选择晶体管TD的漏极连接于相对应的1条位线GBL，源极线选择晶体管TS的源极连接于共用源极线SL。存储单元MCi的控制栅极连接于字线WLi，选择晶体管TD、TS的栅极连接于与字线WL并排的选择栅极线SGD、SGS。

字线选择电路150根据行地址Ax来进行区块的选择、字线WL的选择，且对选择字线/非选择字线施加与动作相对应的电压。而且，字线选择电路150经由选择栅极信号SGS、SGD而选择性地驱动选择晶体管TD、TS。位线GBL1～GBLn经由位线选择电路等而结合于页面缓冲器/感测电路160。

典型而言，存储单元具有MOS结构，该MOS结构包括：源极/漏极，是形成在P阱内的N型扩散区域；隧道氧化膜，形成在源极/漏极间的通道上；浮置栅极，形成在隧道氧化膜上；及控制栅极，隔着介电膜而形成在浮置栅极上。P阱例如是形成于形成在P型硅基板内的N阱内。当在浮置栅极未累积电荷时，也就是写入数据“1”时，阈值处于负状态，存储单元为常导通。当在浮置栅极累积了电子时，也就是写入数据“0”时，阈值转变为正，存储单元成为常断开。而且，存储单元既可为储存二进制数据的单元，也可为储存多值数据的单元。

图5是表示闪存进行各动作时施加的偏压电压的一例的表格。在读取动作中，对位线施加某一正电压，对被选择出的字线施加某电压(例如0V)，对非选择字线施加读取通过电压(例如4.5V)，对选择栅极线SGD、SGS施加正电压(例如4.5V)，将位线选择晶体管TD、源极线选择晶体管TS接通，且对共用源极线施加0V。在编写(写入)动作中，对被选择出的字线施加高电压的编程电压Vprog(15～20V)，对非选择的字线施加中间电位(例如10V)，使位线选择晶体管TD接通，使源极线选择晶体管TS断开，且将与“0”或“1”的数据相应的电位供给至位线GBL。在删除动作中，对区块内的被选择出的字线施加0V，对P阱施加高电压(例如18V)，且使选择栅极线SGD、SGS浮动。

图6是表示本发明的实施例的页面缓冲器/感测电路及高速缓冲寄存器的构成的图。如该图所示，页面缓冲器/感测电路160经由位线选择电路的位线选择晶体管BSEL而连接于存储阵列的位线GBL0～GBLn。这里应注意的是，页面缓冲器/感测电路160虽然与以往相同包括感测电路162及数据寄存器164，但是不包括如图1所示的易失性高速缓冲寄存器18。本实施例中，例如包括使用了电阻变化型电阻随机存取存储器的非易失性高速缓冲寄存器170，代替该高速缓冲寄存器18。

感测电路162及数据寄存器164优选构成为包括每页的比特数的感测元件及存储元件。感测电路162包括：钳位晶体管(clamp transistor)BLCLM，经由位线选择晶体管BSEL而与位线串联连接；预先充电用晶体管PRE，连接于感测节点SNS；电容器Cp，连接于感测节点SNS；及传输晶体管BLCD，连接于感测节点SNS与数据寄存器164之间。感测电路162的晶体管为N型MOS晶体管，这些晶体管是根据来自控制器140的控制信号而选择性地接通或断开。当进行读取时，预先充电用晶体管PRE接通，从电源Vdd供给的预先充电电位经由钳位晶体管BLCLM而对被选择出的位线充电。感测节点SNS保持之后所读取的H电平(level)或L电平的电位，感测节点SNS的电位是通过将传输晶体管BLCD接通而传输至数据寄存器164，与感测节点SNS的电位相对应的逻辑电平由数据寄存器164保持。当进行编程时，感测电路162将与数据寄存器164所保持的数据相对应的电压施加至位线。页面缓冲器/感测电路160还在数据寄存器164与朝向输入输出缓冲器120的数据传输线DL之间包括传输栅极166，而可在数据寄存器164与输入输出缓冲器120之间进行双向数据传输。传输栅极166包括每页的比特数的并列连接的NMOS晶体管，对各晶体管的栅极输入来自控制器140的控制信号，而控制晶体管的传输动作。

高速缓冲寄存器170包括构成每页的比特数的存储元件的RRAM172及存取晶体管176、以及传输栅极174、178。传输栅极174连接于形成在感测电路162与数据寄存器164间的节点N1、和RRAM172的节点N2之间，传输栅极178连接于节点N2与数据传输线DL之间。传输栅极174、178是每页的比特数的并列连接的NMOS晶体管，对传输栅极174、178的栅极输入来自控制器140的控制信号，而控制晶体管的接通、断开、即传输动作。

RRAM172包括如下元件：利用因电压施加所导致的电阻的大幅变化，且依据施加电压的方向而使电阻可变。图7是表示电阻变化型存储元件的构成的图。电阻变化型存储元件在位线BL与源极线SL之间，具有电阻因偏压的方向及强弱而变化的电阻元件172A、及与电阻元件172A串联连接的存取晶体管176。在对电阻元件172A设置预定的电阻值时，从VB施加一定的偏压。在重置电阻元件172A的电阻值时，从SL施加一定的偏压。在存取晶体管176的栅极连接着选择信号Cy，选择信号Cy是从列选择电路180被供给。当存取晶体管176接通时，电流在位线BL与源极线SL之间流通，电流值成为与电阻元件172A的电阻值相对应的大小。例如，在以从位线BL朝向源极线SL的方式而对电阻元件172A施加偏压的情况下，在节点N1产生一定的电位，源极线例如接地，在以从源极线SL朝向位线BL的方式而对电阻元件172A施加偏压的情况下，节点N1接地，在源极线SL产生一定的电位。像这样，RRAM172是利用电阻元件172A及存取晶体管176而形成1个存储元件，存储元件既可排列成一维状而构成，也可排列成包括行及列的二维状而构成。在后者的情况下，为了选择RRAM，需要行地址。

由于RRAM172为非易失性，所以在断开对闪存供给的电源后，也可保持数据，且当电源再次接通时，可利用高速缓冲存储器170所保持的数据。此外，RRAM172有以下优点：由于利用电压改写数据(电流为微量)，所以耗电量小，且由于为包括1晶体管+1电阻的相对较为简单的结构，所以单元面积较小而为约6F2(F为配线的直径，为几十奈米左右)，可实现高密度化，且读取时间为10毫微秒左右，和动态随机存取存储器一样快。

RRAM172的设置/重置、即二进制数据的编写/删除可利用控制器140、字线选择电路150、列选择电路180、感测电路162来进行。不过，也可准备RRAM172专用的进行设置/重置的电路。

本实施例的页面缓冲器/感测电路160及高速缓冲寄存器170在与朝向输入输出缓冲器120的数据传输线DL之间包括传输栅极166、178，选择哪一路径执行数据的读取或编写可根据指令来决定。控制器140根据从外部接收的指令，来控制存储阵列110、页面缓冲器/感测电路160、高速缓冲寄存器170间的传输栅极166、174、178等存储器整体。该控制可优选通过执行内部存储器中所准备的程序，而进行读取、编写、删除等的各种序列。

例如，在连续进行存储阵列的页面读取的情况下，与以往同样地，从选择页面P1读取的数据经由位线而被传输至感测电路162，由感测电路162感测到的数据是保持在数据寄存器164。在向感测电路162传输从下一选择页面P2读取的数据的期间，数据寄存器164所保持的数据经由节点N1及传输栅极174而由RRAM172保持。在向感测电路162传输从下一选择页面P3读取的数据的期间，RRAM172所保持的数据经由传输栅极178而输出至数据传输线DL、即输入输出缓冲器120，而且，数据寄存器164所保持的数据经由传输栅极174而被传输至RRAM172。

在某一动作形态下，RRAM172所保持的数据可经由传输栅极178而直接输出至数据传输线DL、即输入输出缓冲器120，相反地，输入至输入输出缓冲器120的数据可经由数据传输线DL及传输栅极178而由RRAM172储存。

在某一动作形态下，数据寄存器164所保持的数据可经由传输栅极166而直接输出至数据传输线DL、即输入输出缓冲器120，相反地，输入至输入输出缓冲器120的数据可经由数据传输线DL及传输栅极166而由数据寄存器164保持。

而且，控制器140可执行高速缓冲寄存器170的清除(clear)。优选在一定次数的编写或读取的存取(例如10次)中，在高速缓冲寄存器170的高速缓存命中(cache hit)一次也未产生的情况下，对高速缓冲寄存器170进行清除。即，重置RRAM，使高速缓冲寄存器恢复为空的状态。此外，优选当进行高速缓冲寄存器170的清除时，在该页面数据未写入至存储阵列的情况下，在进行对存储阵列的写入后，对高速缓冲寄存器170进行清除。像这样，当在一定次数的存取中未产生高速缓存命中的情况下，可通过更新高速缓冲寄存器170的内容，而使高速缓冲寄存器具有灵活性，从而使高速缓存命中率提升。

接着，对利用本实施例的闪存的高速缓冲寄存器时的动作例进行说明。图8A例示数据数少于高速缓冲寄存器170的一页的程序即部分程序(partial program)。高速缓冲寄存器170、即RRAM172包括与每页的比特数对应的存储元件，可将数据编写至RRAM172的一部分。控制器140在收到部分程序的指令时，按照该程序来控制各部。继部分程序的指令之后，行地址、列地址及程序数据被输入输出缓冲器120接收，利用列选择电路180选择RRAM172的列地址，从输入输出缓冲器120经由数据传输线DL及传输栅极178而传输程序数据，按照该程序数据，来决定对RRAM172的偏压方向，而进行电阻元件的设置或重置。假设RRAM172构成为行及列的二维阵列状，进行部分程序时接收的行地址是用来选择RRAM172的行。因为进行部分编程时接收的行地址是用作是否对存储阵列的被选择出的页面中的同一页面编程的判定信息，所以控制器140是将对高速缓冲寄存器170进行编程时的行地址或其动作历程预先储存在内部存储器中。

图8B表示读取高速缓冲寄存器170所储存的数据的例子。控制器140在收到高速缓存读取(cache read)的指令时，按照该指令来控制各部。继高速缓存读取的指令之后，行地址及列地址被输入输出缓冲器120接收，利用列选择电路180选择RRAM172的列地址，从所选择的列地址读取的数据经由传输栅极178而输出至输入输出缓冲器120。

从高速缓冲寄存器读取数据时也可根据通常的读取指令进行。在该情况下，控制器140判定是否正在利用所接收的行地址及列地址对高速缓冲寄存器进行编程。

图8C表示使用高速缓冲寄存器的页面编程的例子。当利用对高速缓冲寄存器170的部分程序，而对一页数据的高速缓存程序的编写结束时，高速缓冲寄存器170的一页数据被编写至存储阵列的页面。图9是用来说明图8C的动作的流程图。

从外部的主机侧计算机向闪存发送利用高速缓存的页面编程的指令，该指令由控制器140接收(S200)。控制器140判定高速缓存是否命中、或高速缓存是否为空(S202)。也就是说，高速缓存是否命中是判定编写至存储阵列的同一页面的数据是否已被编写至高速缓冲寄存器170。在该判定中，利用已被编写至高速缓冲寄存器170的数据的行地址，如果行地址一致，判定为对同一页面进行的编程。

控制器140当在步骤S202中判定出“是”的情况下，将输入至输入输出缓冲器120的数据编写至高速缓冲寄存器170(S204)。接着，控制器140判定高速缓冲存储器170是否因该数据的编写而被写满、即是否已编写一页数据(S206)。如果编写至高速缓冲寄存器170的数据已满，将高速缓冲寄存器170的数据经由传输栅极174传输至节点N1(S208)，传输至节点N1的数据由数据寄存器164保持。然后，感测电路162将与数据寄存器164所保持的数据相对应的电位供给至位线BL，而完成对存储阵列110的被选择出的区块的被选择出的页面的编程(S210)。另一方面，当在步骤S202中判定出“否”的情况下，因为对不同的页面进行编程或高速缓存不为空，所以输入输出缓冲器120的数据被输入至数据寄存器164(S212)，接着，感测电路162将与数据寄存器164所保持的数据相对应的电位供给至位线BL，而完成对存储阵列110的被选择出的区块的被选择出的页面的编程(S214)。

由于可实现这种利用高速缓冲寄存器的编程，所以，可避免以往的制约、即对同一页面连续编程的次数受到限制。例如，当对同一页面连续编程的次数被限制为4次时，在以往的编程中，1/4页的数据大小成为用来将一页写满的最小的编程单位。与此相对，本实施例中，可将数据大小比一页小的数据编写至非易失性高速缓冲寄存器170，当高速缓冲寄存器被写满时，将其数据编写至存储阵列即可，因此，像NAND串阵列这样不受编程次数的限制，便可使所需大小的数据大小、或数据大小比1/4页的数据小的数据储存于存储阵列的被选择出的页面。

接着，对未利用本实施例的闪存的高速缓冲寄存器的动作例进行说明。图10A例示无高速缓存状态下的页面编程。控制器140如果收到无高速缓存状态下的页面编程，将输入输出缓冲器120所接收的数据经由传输栅极166传输至数据寄存器164，感测电路162根据数据寄存器164所保持的数据，来对存储阵列执行页面编程。因为未经由高速缓冲寄存器170，所以可实现页面编程所需时间的缩短化。

图10B例示无高速缓存状态下的页面读取。控制器140如果收到指令，使从存储阵列110的被选择出的页面读取的数据经由感测电路162传输至数据寄存器164，且使数据寄存器164所保持的数据经由传输栅极166及数据传输线DL直接输出至输入输出缓冲器120。

图10C例示从数据寄存器164向高速缓冲寄存器170的数据传输。在该情况下，数据寄存器164所保持的数据是经由节点N1及传输栅极174被传输至RRAM172。

图11是说明本实施例中的读取动作的一例的流程图。控制器140如果收到指令(S300)，接着判定高速缓存是否命中(S302)。高速缓存是否命中是指被选择出的页面的数据是否储存在高速缓冲寄存器。如果像图8C那样进行利用高速缓存的页面编程，在高速缓冲寄存器170中，有储存着与储存在存储阵列的数据相同的数据的可能性，在这种情况下，从高速缓冲寄存器170读取数据可缩短读取时间。因此，当在步骤S302中为“是”的情况下，将储存在高速缓冲寄存器170的数据经由传输栅极178输出至输入输出缓冲器120(S304)。

另一方面，当高速缓存未命中时，也就是在步骤S302中为“否”时，从存储阵列的被选择出的页面读取数据(S306)，接着，利用控制器140判定高速缓冲寄存器是否为空(S308)。在高速缓存为空的情况下，读取到的数据经由传输栅极174而被编写至RRAM172(S310)，并且经由传输栅极166被输出至输入输出缓冲器120。在判定出高速缓存不为空的情况下，读取到的数据由数据寄存器164保持，且经由传输栅极166被输出至输入输出缓冲器120(S312)。

像这样，根据本实施例的闪存，由于高速缓冲寄存器包括非易失性的RRAM，所以可不存取存储阵列地高速地进行读取，且可对存储阵列的同一页面编写所需数据大小的数据，而不受对存储阵列的同一页面连续编程的次数的制约。

对本发明优选的实施方式进行了详细叙述，但本发明并不限定于特定的实施方式，可在权利要求书所述的本发明的主旨的范围内，进行各种变形、变更。

Claims (7)

1.一种半导体存储装置，其特征在于，包括：

存储阵列，形成多个存储元件；

选择机构，选择所述存储阵列的页面；

数据保持机构，结合于所述存储阵列，且可保持从所述存储阵列的被选择出的页面读取的数据或编写至被选择出的页面的数据；

输入输出机构，接收从外部输入的数据，或接收输出至外部的数据；以及

控制机构，控制数据的读取及编写；且

所述数据保持机构包括：

第一数据保持部，包括可保持大小与所述存储阵列的页面对应的数据的易失性存储元件；

第二数据保持部，包括可保持大小与所述存储阵列的页面对应的数据的非易失性存储元件；

感测电路，连接于所述第一数据保持部与所述存储阵列之间，其中所述感测电路被配置为向所述存储阵列提供与写入数据对应的电位以写入所述写入数据，其中所述感测电路被配置为从所述存储阵列感测读取数据以读取所述读取数据，并且感测的所述读取数据保持在所述第一数据保持部分中；

第一数据传输栅极，连接于第一数据保持部与所述输入输出机构之间；

第二数据传输栅极，连接于第二数据保持部与所述输入输出机构之间；以及

第三数据传输栅极，连接于第一节点与第二节点之间，其中所述第一节点位于所述第一数据保持部与所述感测电路之间，所述第二节点位于所述第二数据保持部与所述第二数据传输栅极之间，

其中所述控制机构通过控制所述第一数据传输栅极、所述第二数据传输栅极及所述第三数据传输栅极执行数据的传输。

2.根据权利要求1的半导体存储装置，其中

所述控制机构根据从外部接收的指令，来控制所述第一数据传输栅极、所述第二数据传输栅极及第三数据传输栅极。

3.根据权利要求1的半导体存储装置，其中

所述控制机构在设有编写至由所述第二数据保持部选择出的页面的数据时，使储存在所述第二数据保持部的数据编写至所述存储阵列的被选择出的页面。

4.根据权利要求1的半导体存储装置，其中

所述控制机构在储存了由所述第二数据保持部选择出的页面的数据时，使储存在所述第二数据保持部的数据经由所述第二数据传输栅极而输出至所述输入输出机构。

5.根据权利要求4的半导体存储装置，其中

所述控制机构在未储存由所述第二数据保持部选择出的页面的数据时，使从所述存储阵列的被选择出的页面读取的数据输出至所述输入输出机构，并且使所述第二数据保持部保持该数据。

6.根据权利要求1的半导体存储装置，其中

所述控制机构使所述第一数据保持部所保持的数据经由所述第一数据传输栅极而输出至所述输入输出机构。

7.根据权利要求1的半导体存储装置，其中

所述第二数据保持部构成为包括电阻变化型的存储元件。