CN104835443B - 一种移位寄存单元、栅极驱动电路和显示装置 - Google Patents

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Abstract

本发明实施例提供了一种移位寄存单元、栅极驱动电路和显示装置，用以解决现有的产生阵列基板行间位移信号的电路结构复杂，导致显示面板的制作程序复杂的问题。该电路包括：两个置位复位RS触发器；第一个RS触发器的置位S端接收触发信号,第一个RS触发器的复位R端接收时钟信号；第二个RS触发器的S端接收所述时钟信号，第二个RS触发器的R端连接第一个RS触发器的Q端；第二个RS触发器的Q端为所述移位寄存单元的输出端。

Description

一种移位寄存单元、栅极驱动电路和显示装置
技术领域
本发明涉及显示技术领域，尤其涉及一种移位寄存单元、栅极驱动电路和显示装置。
背景技术
阵列基板行驱动(GOA，Gate Drive on Array)技术是直接将栅极驱动电路制作在阵列基板上，来替代由外接硅片制作的驱动电路的一种技术。该技术可以直接制作在显示面板周围，这减少了制作程序，且降低了产品成本，提高了显示面板的集成度。
在基于GOA技术的显示面板中，驱动每一个像素的像素电路通常需要一些外部信号来控制像素的显示，目前常用的一种像素电路如图1所示，包括三个晶体管(晶体管T1、晶体管T2和晶体管T3)、两个电容(电容C1和电容C2)一个发光二极管D，开关信号S1控制晶体管T2的导通或关断，开关信号S2控制晶体管T3的导通或关断，数据信号DATA在晶体管T2导通时会存储到电容C1上，电源信号ELVDD和电源信号ELVSS在发光二极管D的两端形成电压差。
图1所示的像素电路需要接收GOA电路输出的开关信号S1和开关信号S2，并接收数据线上的数据信号DATA。驱动第n行像素的各个像素电路所需的开关信号S1相对于驱动第n+1行像素的各个像素电路所需的开关信号S1要提前特定时长。同样地，驱动第n行像素的各个像素电路所需的开关信号S2相对于驱动第n+1行像素的各个像素电路所需的开关信号S2要提前特定时长。也就是说，GOA电路向后一行的像素电路输出的开关信号可以由GOA电路向前一行的像素电路输出的开关信号经过移位后得到。
而目前常用的产生阵列基板行间移位信号的电路，如移位寄存器，通常结构比较复杂，这样的电路制作在显示面板周围时，会复杂化显示面板的制作程序，提高显示面板的成本。
发明内容
本发明实施例提供了一种移位寄存单元、栅极驱动电路和显示装置，用以解决现有的产生阵列基板行间位移信号的电路结构复杂，导致显示面板的制作程序复杂的问题。
基于上述问题，本发明实施例提供的一种移位寄存单元，包括两个置位复位RS触发器；
第一个RS触发器的置位S端接收触发信号,第一个RS触发器的复位R端接收时钟信号；
第二个RS触发器的S端接收所述时钟信号，第二个RS触发器的R端连接第一个RS触发器的Q端。
本发明实施例提供的一种栅极驱动电路，包括多个本发明实施例提供的移位寄存单元；
第n+1个移位寄存单元中的第一个RS触发器的S端接收到的触发信号为第n个移位寄存单元中的第二个RS触发器的Q端输出的信号；n为正整数；
当n为奇数时，第n个移位寄存单元接收到的时钟信号为第一时钟信号；
当n为偶数时，第n个移位寄存单元接收到的时钟信号为第二时钟信号。
其中，所述第一时钟信号的频率和所述第二时钟信号的频率相等。
本发明实施例提供的一种显示装置，包括本发明实施例提供的栅极驱动电路。
本发明实施例的有益效果包括：
本发明实施例提供的移位寄存单元由置位复位(RS，Reset-Set)触发器构成，一个移位寄存单元输出的信号是将该移位寄存单元接收到的触发信号移位了时钟信号的半个周期后的信号，因此，本发明实施例提供的移位寄存单元输出的信号可以作为显示面板中的像素电路所需的开关信号，并且，由于本发明实施例提供的移位寄存单元仅由RS触发器构成，因此，电路结构简单，这简化了包含该电路的显示面板的制作程序。
附图说明
图1为现有技术中的像素电路的结构示意图；
图2为本发明实施例提供的移位寄存单元的结构示意图；
图3为本发明实施例提供的栅极驱动电路的结构示意图；
图4为本发明实施例提供的栅极驱动电路中的各个RS触发器的Q端的信号的示意图；
图5为本发明实施例提供的移位寄存单元或者栅极驱动电路中的各个RS触发器的结构示意图；
图6为本发明实施例提供的移位寄存单元或者栅极驱动电路中的各个RS触发器中的或非门的结构示意图之一；
图7为本发明实施例提供的移位寄存单元或者栅极驱动电路中的各个RS触发器中的或非门的结构示意图之二；
图8为本发明实施例提供的移位寄存单元或者栅极驱动电路中的各个RS触发器中的或非门的结构示意图之三。
具体实施方式
本发明实施例提供的移位寄存单元仅由RS触发器构成，一个移位寄存单元输出的信号可以作为显示面板中的一行像素电路所需的开关信号，并且，该电路结构简单，这简化了包含该电路的显示面板的制作程序。
下面结合说明书附图，对本发明实施例提供的一种移位寄存单元、栅极驱动电路和显示装置的具体实施方式进行说明。
本发明实施例提供的一种移位寄存单元，如图2所示，包括两个RS触发器；
第一个RS触发器RS1的置位(S，Set)端接收触发信号，第一个RS触发器RS1的R端接收时钟信号CLK；
第二个RS触发器RS2的S端接收时钟信号CLK，第二个RS触发器RS2的R端连接第一个RS触发器RS1的Q端。
其中，一个移位寄存单元中的第二个RS触发器RS2的Q端为该移位寄存单元的输出端OUT。
当本发明实施例提供的移位寄存单元为栅极驱动电路中的第一个移位寄存单元时，本发明实施例提供的移位寄存单元中的第一个RS触发器的S端接收到的触发信号为帧起始信号STV；当本发明实施例提供的移位寄存单元为栅极驱动电路中除第一个移位寄存单元以外的其它任意一个移位寄存单元时，本发明实施例提供的移位寄存单元中的第一个RS触发器的S端接收到的触发信号为其前一级移位寄存单元的输出端输出的信号。图2中仅以移位寄存单元为栅极驱动电路中的第一个移位寄存单元为例进行说明。
对于一个低有效RS触发器，当R端为高电平时，无论S端为高电平还是为低电平，Q端均为低电平，且端为高电平；当R端为低电平、且S端为高电平时，Q端为低电平，端为高电平；当R端为低电平、且S端为低电平时，Q端为高电平，端为低电平；并当R端为低电平时，S端的电平从高电平变为低电平时，Q端的电平从低电平变为高电平，相应的端的电平从高电平变为电平；而当R端为低电平时，S端的电平从低电平变为高电平时，Q端的电平和端的电平均不变。这是RS触发器的最基本的逻辑，在实际中，如果要实现其他的逻辑组合，只需在RS触发器的输入端(即R端和S端)增加反相器即可。
本发明实施例提供的移位寄存单元中的RS触发器可以是输入端(即R端和S端)没有反相器的RS触发器，也可以是输入端存在反相器的RS触发器。
本发明实施例提供的一种栅极驱动电路，如图3所示，包括多个本发明实施例提供的移位寄存单元；
第n+1个移位寄存单元中的第一个RS触发器的S端接收到的触发信号为第n个移位寄存单元中的第二个RS触发器的Q端输出的信号；n为正整数；
当n为奇数时，第n个移位寄存单元接收到的时钟信号为第一时钟信号CLK1；
当n为偶数时，第n个移位寄存单元接收到的时钟信号为第二时钟信号CLK2。
其中，所述第一时钟信号的频率和所述第二时钟信号的频率相等。
栅极驱动电路中的每个移位寄存单元中的第二个RS触发器的Q端输出的信号为该栅极驱动电路输出给显示面板中的各行像素栅极驱动信号。
图3中仅以栅极驱动电路包括4个移位寄存单元，即SR1、SR2、SR3和SR4为例进行说明，也就是说，图3中的栅极驱动电路包含了8个RS触发器当然，该电路中包括的触发器的个数应为显示面板中的像素的行数的两倍。
可选地，本发明实施例提供的栅极驱动电路接收到的第一时钟信号CLK1和第二时钟信号CLK2互补，也就是说，在第一时钟信号CLK1为低电平时，第二时钟信号CLK2为高电平，在第一时钟信号CLK1为高电平时，第二时钟信号CLK2为低电平。
当第一时钟信号CLK1和第二时钟信号CLK2互补时，图3所示的栅极驱动电路中的各个RS触发器的Q端的信号如图4所示，图4中的横轴表示时间轴Time，纵轴表示电压V。
在图4中，信号O1为第一个RS触发器的Q端的信号，信号O2为第二个RS触发器的Q端的信号，信号O3为第三个RS触发器Q端的信号，信号O4为第四个RS触发器Q端的信号，信号O5为第五个RS触发器的Q端的信号，信号O6为第六个RS触发器的Q端的信号，信号O7为第七个RS触发器Q端的信号，信号O8为第八个RS触发器Q端的信号。其中，信号O2为第一个移位寄存单元SR1输出的信号，信号O4为第二个移位寄存单元SR2输出的信号，信号O6为第三个移位寄存单元SR3输出的信号，信号O8为第四个移位寄存单元SR4输出的信号。
在图4中，第一时钟信号CLK1和第二时钟信号CLK2均为占空比为50％的脉冲信号，图4中未示出第二时钟信号CLK2的波形示意图。从图4中可以看出，信号O1、信号O3、信号O5和信号O7均为多脉冲信号，信号O2、信号O4、信号O6和信号O8均为单脉冲信号；并且信号O2相对于触发信号STV滞后了第一时钟信号CLK1的半个时钟周期，信号O4相对于信号O2滞后了第一时钟信号CLK1的半个时钟周期，信号O6相对于信号O4滞后了第一时钟信号CLK1的半个时钟周期，信号O8相对于信号O6滞后了第一时钟信号CLK1的半个时钟周期。并且，对于信号O2、信号O4、信号O6和信号O8中的任意一个信号来说，信号中的脉冲的脉冲宽度是受触发信号STV中的脉冲的脉冲宽度控制的；对于信号O1、信号O3、信号O5和信号O7中的任意一个信号来说，信号中的脉冲的个数是受触发信号STV中的脉冲的脉冲宽度控制的。
可选地，本发明实施例提供的移位寄存单元或栅极驱动电路中的每个RS触发器，如图5所示，包括三个或非门；
第一个或非门nor1的一个输入端为RS触发器的R端，第一个或非门nor1的另一个输入端连接第二个或非门nor2的输出端，第二个或非门nor2的输出端为所述RS触发器的Q端；
第二个或非门nor2的一个输入端连接第一个或非门nor1的输出端，第二个或非门nor2的另一个输入端连接第三个或非门nor3的输出端，第二个或非门nor2的输出端为所述RS触发器的端；
第三个或非门nor3的一个输入端为所述RS触发器的R端，第三个或非门nor3的另一个输入端为所述RS触发器的S端。
可选地，RS触发器中的至少一个或非门如图6所示，包括两个p型晶体管和两个n型晶体管；
第一个p型晶体管MP1的栅极为或非门的一个输入端IN1，第一个p型晶体管MP1的第一极接收第一电压信号VDD，第一个p型晶体管MP1的第二极连接第二个p型晶体管MP2的第一极；
第二个p型晶体管MP2的栅极为所述或非门的另一个输入端IN2，第二个p型晶体管MP2的第二极为所述或非门的输出端OUT；
第一个n型晶体管MN1的栅极连接第二个p型晶体管MP2的栅极，第一个n型晶体管MN1的第一极为所述或非门的输出端OUT，第一个n型晶体管MN1的第二极接收第二电压信号GND；
第二个n型晶体管MN1的栅极连接第一个p型晶体管MP1的栅极，第二个n型晶体管MN1的第一极为所述或非门的输出端OUT，第二个n型晶体管MN1的第二极接收所述第二电压信号GND；
第一个p型晶体管MP1的衬底与第二个p型晶体管MP2的衬底相连，并接收所述第一电压信号VDD；第一个n型晶体管MN1的衬底与第二个n型晶体管MN1的衬底相连，并接收所述第二电压信号GND。
可选地，RS触发器中的至少一个或非门如图7所示，包括三个n型晶体管；
第一个n型晶体管MN1的栅极为或非门的一个输入端IN1，第一个n型晶体管MN1的第一极为所述或非门的输出端OUT，第一个n型晶体管MN1的第二极和第一个n型晶体管MN1的衬底均接收第二电压信号GND；
第二个n型晶体管MN2的栅极为或非门的另一个输入端IN2，第二个n型晶体管MN2的第一极为所述或非门的输出端OUT，第二个n型晶体管MN2的第二极和第二个n型晶体管MN2的衬底均接收所述第二电压信号GND；
第三个n型晶体管MN3的栅极和第三个n型晶体管MN3的第一极均接收第一电压信号VDD，第三个n型晶体管MN3的第二极和第三个n型晶体管MN3的衬底相连，且为所述或非门的输出端OUT。
可选地，RS触发器中的至少一个或非门如图8所示，包括三个p型晶体管；
第一个p型晶体管MP1的栅极为或非门的一个输入端IN1，第一个p型晶体管MP1的第一极接收第一电压信号VDD，第一个p型晶体管MP1的第二极连接第二个p型晶体管MP2的第一极；
第二个p型晶体管MP2的栅极为所述或非门的另一个输入端IN2，第二个p型晶体管MP2的第二极为所述或非门的输出端OUT；
第一个p型晶体管MP1的衬底和第二个p型晶体管MP1的衬底相连，并接收所述第一电压信号VDD；
第三个p型晶体管MP3的栅极和第三个p型晶体管MP3的第一极相连，并接收第二电压信号GND，第三个p型晶体管MP3的第二极和第三个p型晶体管MP3的衬底相连，且为所述或非门的输出端OUT。
其中，第一电压信号VDD的电压高于第二电压信号GND的电压。
本发明实施例提供的移位寄存单元或栅极驱动电路中的RS触发器中的三个或非门可以采用相同的结构，也可以采用不同的结构。
对于显示领域的晶体管(无论是n型晶体管还是p型晶体管)来说，漏极和源极没有明确的区别，因此本发明实施例中所提到的晶体管的第一极可以为晶体管的源极(或漏极)，晶体管的第二极可以为晶体管的漏极(或源极)。如果晶体管的源极为第一极，那么该晶体管的漏极为第二极；如果晶体管的漏极为第一极，那么该晶体管的源极为第二极。
本发明实施例提供的显示装置，包括本发明实施例提供的栅极驱动电路。
本领域技术人员可以理解附图只是一个优选实施例的示意图，附图中的模块或流程并不一定是实施本发明所必须的。
本领域技术人员可以理解实施例中的装置中的模块可以按照实施例描述进行分布于实施例的装置中，也可以进行相应变化位于不同于本实施例的一个或多个装置中。上述实施例的模块可以合并为一个模块，也可以进一步拆分成多个子模块。
上述本发明实施例序号仅仅为了描述，不代表实施例的优劣。
显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (8)

1.一种移位寄存单元，其特征在于，包括两个置位复位RS触发器；
第一个RS触发器的置位S端接收触发信号,第一个RS触发器的复位R端接收时钟信号；
第二个RS触发器的S端接收所述时钟信号，第二个RS触发器的R端连接第一个RS触发器的Q端；第二个RS触发器的Q端为所述移位寄存单元的输出端。
2.如权利要求1所述的移位寄存单元，其特征在于，每个RS触发器包括三个或非门；
第一个或非门的一个输入端为RS触发器的R端，第一个或非门的另一个输入端连接第二个或非门的输出端，第二个或非门的输出端为所述RS触发器的Q端；
第二个或非门的一个输入端连接第一个或非门的输出端，第二个或非门的另一个输入端连接第三个或非门的输出端，第二个或非门的输出端为所述RS触发器的Q端；
第三个或非门的一个输入端为所述RS触发器的R端，第三个或非门的另一个输入端为所述RS触发器的S端。
3.如权利要求2所述的移位寄存单元，其特征在于，RS触发器中的至少一个或非门包括两个p型晶体管和两个n型晶体管；
第一个p型晶体管的栅极为或非门的一个输入端，第一个p型晶体管的第一极接收第一电压信号，第一个p型晶体管的第二极连接第二个p型晶体管的第一极；
第二个p型晶体管的栅极为所述或非门的另一个输入端，第二个p型晶体管的第二极为所述或非门的输出端；
第一个n型晶体管的栅极连接第二个p型晶体管的栅极，第一个n型晶体管的第一极为所述或非门的输出端，第一个n型晶体管的第二极接收第二电压信号；
第二个n型晶体管的栅极连接第一个p型晶体管的栅极，第二个n型晶体管的第一极为所述或非门的输出端，第二个n型晶体管的第二极接收所述第二电压信号；
第一个p型晶体管的衬底与第二个p型晶体管的衬底相连，并接收所述第一电压信号；第一个n型晶体管的衬底与第二个n型晶体管的衬底相连，并接收所述第二电压信号；
所述第一电压信号的电压高于所述第二电压信号的电压。
4.如权利要求2所述的移位寄存单元，其特征在于，RS触发器中的至少一个或非门包括三个n型晶体管；
第一个n型晶体管的栅极为或非门的一个输入端，第一个n型晶体管的第一极为所述或非门的输出端，第一个n型晶体管的第二极和第一个n型晶体管的衬底均接收第二电压信号；
第二个n型晶体管的栅极为或非门的另一个输入端，第二个n型晶体管的第一极为所述或非门的输出端，第二个n型晶体管的第二极和第二个n型晶体管的衬底均接收所述第二电压信号；
第三个n型晶体管的栅极和第三个n型晶体管的第一极均接收第一电压信号，第三个n型晶体管的第二极和第三个n型晶体管的衬底相连，且为所述或非门的输出端；
所述第一电压信号的电压高于所述第二电压信号的电压。
5.如权利要求2所述的移位寄存单元，其特征在于，RS触发器中的至少一个或非门包括三个p型晶体管；
第一个p型晶体管的栅极为或非门的一个输入端，第一个p型晶体管的第一极接收第一电压信号，第一个p型晶体管的第二极连接第二个p型晶体管的第一极；
第二个p型晶体管的栅极为所述或非门的另一个输入端，第二个p型晶体管的第二极为所述或非门的输出端；
第一个p型晶体管的衬底和第二个p型晶体管的衬底相连，并接收所述第一电压信号；
第三个p型晶体管的栅极和第三个p型晶体管的第一极相连，并接收第二电压信号，第三个p型晶体管的第二极和第三个p型晶体管的衬底相连，且为所述或非门的输出端；
所述第一电压信号的电压高于所述第二电压信号的电压。
6.一种栅极驱动电路，其特征在于，包括多个如权利要求1～5任一所述的移位寄存单元；
第n+1个移位寄存单元中的第一个RS触发器的S端接收到的触发信号为第n个移位寄存单元中的第二个RS触发器的Q端输出的信号；n为正整数；
当n为奇数时，第n个移位寄存单元接收到的时钟信号为第一时钟信号；
当n为偶数时，第n个移位寄存单元接收到的时钟信号为第二时钟信号；
其中，所述第一时钟信号的频率和所述第二时钟信号的频率相等。
7.如权利要求6所述的电路，其特征在于，所述第一时钟信号与所述第二时钟信号互补。
8.一种显示装置，其特征在于，包括如权利要求6或7所述的栅极驱动电路。
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