CN104821871A - 一种16qam解调同步方法 - Google Patents

Abstract

本发明提供了一种16QAM解调同步方法，包括以下步骤：（1）在传统QPSK的科斯塔斯环路上增加功率检测技术，完成载波恢复；（2）对同相正交分量信号分别进行匹配滤波，减小噪声影响，为位同步做准备；（3）对同相正交信号通过“迟早门”进行位定时恢复；（4）设置门限对两路信号分别进行抽样判决和4-2电平转换得到并行信号；（5）对并行信号进行差分译码和并串转换后，恢复出原始信号。本发明引入的新型载波同步技术，利用锁相环完成载波恢复，在传统的科斯塔斯环的基础上，增加功率检测技术，保证鉴相器的线性输出，提高了跟踪精度和速度，并且已经通过FPGA硬件验证。

Description

一种16QAM解调同步方法

技术领域

本发明涉及通信领域，具体是一种16QAM解调同步方法。

背景技术

在多进制键控体制中，相位键控的带宽和功率占用方面都有优势，即带宽占用小，比特信噪比要求低。MPSK(Multiple Phase Shift Keying)、MDPSK(MultipleDifferential Phase Shift Keying)具有恒包络、功率效率高的特点，但旁瓣较高、频谱泄漏较大，易产生频谱扩展，并且随着M的增大，相邻相位的距离逐渐减小，噪声容限随之减小，误码率难于保证。正交幅度调制(QAM,Quadrature Amplitude Modulation)是现代通信常采用的一种在两个正交载波上进行幅度调制的调制技术,它改善了MPSK在M大时的噪声容限。16QAM是QAM调制的代表性信号，它具有误码率低、传输速率高及频带利用率高的优点，可应用于HSDPA(High Speed Downlink Packet Access)、卫星通信以及宽带无线接入等通讯领域中。但是由于16QAM是非恒包络信号，在载波恢复过程中如果采用传统QPSK的科斯塔斯环，容易造成精度低、跟踪速度慢等缺陷。此外，以DSP Builder为核心的FPGA工具软件开发QAM调制解调器,虽简单易行，但其稳定性、可移植性较差，应用局限大。由于16QAM存在90°相位模糊问题，若载波恢复时产生的载波与调制时的载波非同频同相，则会产生解码错误。

本专利采用正交调幅法进行16QAM调制，并在调制之前对基带信号进行差分编码，在位同步后进行差分解码，能够克服相位模糊的影响。在载波同步模块，本专利在传统QPSK的COSTAS环路基础上，增加功率检测判决，以克服16QAM非恒包络对鉴相器的影响。在位定时恢复模块，由于发射机和接收机的时钟会存在一定的相位偏移和时钟偏移从而导致误码，因此本发明采用基于自同步的迟早门算法，适用于高倍采样率的***，能够粗略的估计时钟偏移，结构简洁，易于FPGA硬件实现。经过合理规划、精心设计，一个完整的包含这种新解调同步技术的16QAM调制解调***已在单片ALTERA公司的大规模FPGA芯片内得以实现，并在开发板上进行了详细的测试验证。

发明内容

本发明为了解决现有技术的问题，在传统QPSK的COSTAS环路基础上进行改进，提供了一种16QAM解调同步方法，克服了16QAM非恒包络对鉴相器的影响，提高了***性能。

本发明提供了一种16QAM解调同步方法，包括以下步骤：

1)载波同步：假设n时刻接收到信号y(n)，解调之后得到信号q(n)，τ为功率检测门限，当|q(n)|²＜τ时鉴相器输出为0，|q(n)|²＞τ时鉴相器输出该时刻信号点的相位误差值e(n)，相位误差经过环路滤波器平滑后控制NCO逐渐消除频偏、相偏，达到载波同步；选取合适的功率检测门限τ，将16QAM的相位误差检测星座图转换为QPSK的星座图，然后采用COSTAS环路进行解调；16QAM经过功率检测判决后，进入鉴相器计算的a(k)、b(k)只有一种幅值，因此|a(k)|+|b(k)|为常数，误差值经过环路滤波器平滑后控制NCO逐渐消除频偏残差及相位误差，达到载波同步。

2)对同相正交分量信号分别进行匹配滤波；

3)由于发射机和接收机的时钟会存在一定的相位偏移和时钟偏移，随着偏移的逐渐积累则会导致误码，严重影响***性能。本发明采用基于自同步法的迟早门算法，适用于高倍采样率的***，能够粗略的估计时钟偏移，结构简洁易于硬件实现。对同相正交信号通过“迟早门”进行位定时恢复,令τ＝T/2，可推导出定时误差检测器的模型：

       $\begin{array}{c}e\left(n\right)=u_I(n+\mathrm{\τ}\left(n\right))[u_I(n+\frac{1}{2}+\mathrm{\τ}\left(n\right))-u_I(n-\frac{1}{2}+\mathrm{\τ}(n-1))]\\ +u_Q(n+\mathrm{\τ}\left(n\right))[u_Q(n+\frac{1}{2}+\mathrm{\τ}\left(n\right))-u_Q(n-\frac{1}{2}+\mathrm{\τ}(n-1))]\end{array}$

式中τ(n)为补偿的抽样时钟，表示第n+1和第n个码元的过渡值，表示第n和第n-1个码元的过渡值。由式(6)可得NCO输出为：

τ(n+1)＝τ(n)+γ·e(n)；

4)设置门限对两路信号分别进行抽样判决和4-2电平转换得到并行信号；

5)对并行信号进行差分译码和并串转换后，恢复出原始信号。

步骤1)中相位误差值e(n)推导如下，设接收信号r(k)为：

r(k)＝a(k)cos[(ω_c±ω_d)kT_s+θ]-b(k)sin[(ω_c±ω_d)kT_s+θ]+n(t),

式中ω_d为多普勒频移，θ为载波相移，n(t)为接收端高斯噪声，a(k)、b(k)为基带码元的同相和正交分量，T_s为采样周期；信号经过正交混频、低通滤波除去高频分量后得到：

U_I(k)＝a(k)cos[(ω_c±ω_d-ω_o)kT_s+θ-θ_o]-b(k)sin[(ω_c±ω_d-ω_o)kT_s+θ-θ_o],

U_Q(k)＝b(k)cos[(ω_c±ω_d-ω_o)kT_s+θ-θ_o]+a(k)sin[(ω_c±ω_d-ω_o)kT_s+θ-θ_o],

功率检测值P(k)为：

P(k)_＝(U_I(k))²+(U_Q(k))²

当P(k)＜τ，鉴相器误差e(k)＝0；当P(k)＞τ，令Δφ＝(ω_c±ω_d-ω_o)k_sT+θ-_oθ，将U_I、U_Q送入鉴相器，此处鉴相器基于硬判决算法，当很小时，可得鉴相器误差e(k)：

      

本发明有益效果在于：

1、引入了新型载波同步技术，利用锁相环完成载波恢复，并在传统的科斯塔斯环的基础上，增加功率检测技术，保证鉴相器的线性输出，提高跟踪精度和速度。

2、载波同步采用的迟早门算法易于FPGA实现。

3、克服了16QAM在解调同步中对鉴相器的不良影响，显著提高了***性能。

附图说明

图1为16QAM星座映射图。

图2为16QAM调制FPGA实现框图。

图3为16QAM功率谱图。

图4为16QAM解调FPGA实现框图。

图5为载波同步环原理框图。

图6为定时同步环原理框图。

图7(a)为矩形脉冲信号示意图。

图7(b)为迟早门算法利用信号经过匹配滤波器后的对称性进行位定时同步的匹配滤波输出示意图。

图8为整体***FPGA示意图。

图9为发送端经差分编码后的调制信号。

图10(a)为Matlab读取FPGA输出波形数据图

图10(b)为Matlab读取FPGA输出波形计算出的星座图。

图11为载波无频偏，相位偏移22.5°时载波恢复的FPGA测试结果。

图12为载波频偏3KHz，无相偏时载波恢复的FPGA测试结果。

图13为载波频偏3KHz，相偏45°时载波恢复的FPGA测试结果。

图14为载波同步后的星座图。

图15(a)为位同步FPGA测试结果整体视图。

图15(b)为位同步FPGA测试结果细节视图。

图16(a)为差分译码、并串转换FPGA测试结果整体视图。

图16(b)为差分译码、并串转换FPGA测试结果细节视图。

图17为16QAM的理论误码率与仿真误码率对比示意图。

具体实施方式

下面结合附图对16QAM信号完整的调制与解调过程进行说明，并通过FPGA硬件进行验证。

一、调制原理

1、差分编码

考虑到16QAM的相位模糊问题，发送信号采用部分差分编码方式，即只对4bit并行数据的前两个比特进行差分编码。该编码方式相对于全差分编码减少了差分编码的比特数，因此减少了误码扩散，具有较好的误码性能。

在部分差分编码中，用前两个比特a₁a₂规定信号所处的象限，并对其进行差分编码；余下的两个比特b₁b₂用来规定每个象限中信号矢量的配置，并使配置呈现出π/2的旋转对称性，如图1所示。

编码规则：

若[ab]为绝对码，即发送信息码元，[cd]为相对码，即差分编码后的码元。

若 $c_{i-1}\⊕d_{i-1}=0,$ 则 $\left\{\begin{array}{c}{c}_i=a_i\⊕c_{i-1}\\ d_i=b_i\⊕d_{i-1}\end{array}\right.;$ 若 $c_{i-1}\⊕d_{i-1}=1,$ 则 $\left\{\begin{array}{c}{c}_i=b_i\⊕c_{i-1}\\ d_i=a_i\⊕d_{i-1}\end{array}\right..$

注：为模2加，i为码元时刻。

2、调制原理

本发明16QAM调制采用正交调幅法，利用两路正交的四电平振幅键控信号叠加而成，调制FPGA实现框图如图2所示。输入二进制序列经过串并转换变为4bit并行数据a₁a₂b₁b₂，对a₁a₂作差分编码得a′₁a′₂，b₁b₂保持不变，再对a′₁a′₂、b₁b₂分别进行2-4电平转换，产生一个四电平的PAM信号，该PAM信号有2种幅值和2种相位。两个PAM信号分别调制同相和正交载波，每一路调制有4种可能的输出，经加法器合并产生16QAM信号,其公式描述为：

s(k)＝a(k)cos[ω_ckT_s+θ₁]-b(k)sin[ω_ckT_s+θ₁]

式中w_c为载波频移，θ₁为初始相位，a(k)、b(k)为基带码元的同相和正交分量，T_s为采样周期。

16QAM信号的功率谱如图3所示。可见，16QAM信号功率谱较为紧凑，频谱利用率高，信息传输速率快，可满足卫星通信的需求。

二、16QAM信号解调同步原理

经过高斯信道传输后的卫星接收信号可表示为：

r(k)＝a(k)cos[(ω_c±ω_d)kT_s+θ]-b(k)sin[(ω_c±ω_d)kT_s+θ]+n(t)

式中，θ为载波相移，ω_d为多普勒频移，n(t)为接收端高斯噪声。接收信号r(t)经过载波恢复、低通滤波(LPF)后得到同相、正交分量信号，通过位定时恢复并设置门限进行4电平判决，最后经过电平转换得到并行4bit数据，即星座映射的反过程。对解调后的4bit数据进行对应的部分差分译码，通过并串转换即可恢复出原始信息数据。解调同步FPGA原理框图如图4所示。

三、16QAM信号解调过程

1、载波同步环

由于16QAM是非恒包络信号，采用传统QPSK的COSTAS环路解调必须将环路带宽设置的很小才能保证鉴相器输出的线性，且精度不高，跟踪速度慢。本发明在传统QPSK的COSTAS环路基础上，增加功率检测判决的方法。方法简述如下：假设n时刻接收到信号y(n)，解调之后得到信号q(n)。然后对信号q(n)进行功率检测，即通过判断q(n)²＞τ(τ为功率检测门限)是否成立来选择需要鉴相的接收信号点。|q(n)|²＜τ时鉴相器输出为0，|q(n)|²＞τ时鉴相器输出该时刻信号点的相位误差值e(n)。相位误差经过环路滤波器(LF)平滑后控制NCO逐渐消除频偏、相偏，达到载波同步。通过选取合适的功率检测门限τ，则可以将16QAM的相位误差检测星座图转换为QPSK的星座图，再采用经典的COSTAS环路进行解调，克服了16QAM非恒包络的对鉴相器的影响。其FPGA实现原理框图如图5所示。

环路算法推导如下。设接收信号r(k)为：

r(k)＝a(k)cos[(ω_c±ω_d)kT_s+θ]-b(k)sin[(ω_c±ω_d)kT_s+θ]+n(t)

式中ω_d为多普勒频移，θ为载波相移，n(t)为接收端高斯噪声，a(k)、b(k)为基带码元的同相和正交分量，T_s为采样周期。信号经过正交混频、低通滤波除去高频分量后得到：

U_I(k)＝a(k)cos[(ω_c±ω_d-ω_o)kT_s+θ-θ_o]-b(k)sin[(ω_c±ω_d-ω_o)kT_s+θ-θ_o]

U_Q(k)＝b(k)cos[(ω_c±ω_d-ω_o)kT_s+θ-θ_o]+a(k)sin[(ω_c±ω_d-ω_o)kT_s+θ-θ_o]

功率检测值P(k)：

P(k)＝(U_I(k))²+(U_Q(k))²

当P(k)＜τ，鉴相器误差e(k)＝0；当P(k)＞τ，令Δφ＝(ω_c±ω_d-ω_o)kT_s+θ-θ_o，将U_I、U_Q送入鉴相器，此处鉴相器基于硬判决算法。当很小时， 可得鉴相器误差e(k)：

      

16QAM经过功率检测判决后，进入鉴相器计算的a(k)、b(k)只有一种幅值，因此|a(k)|+|b(k)|为常数，误差值经过环路滤波器平滑后控制NCO逐渐消除频偏残差及相位误差，达到载波同步。

2、位定时同步环

由于发射机和接收机的时钟会存在一定的相位偏移和时钟偏移，随着偏移的逐渐积累则会导致误码，严重影响***性能。本发明采用基于自同步法的迟早门算法，适用于高倍采样率的***，能够粗略的估计时钟偏移，结构简洁易于硬件实现。其FPGA实现框图如图6所示。

迟早门算法利用信号经过匹配滤波器后的对称性进行位定时同步，如图7所示，其中图7(a)为矩形脉冲信号示意图，图7(b)为匹配滤波输出示意图。。

信号经过匹配滤波器后最佳采样时刻为t＝nT,但由于噪声、时钟偏移可能会造成抽样无法在码元信噪比最大时刻。当过渡值t＝nT-τ和t′＝nT+τ时刻的样点值相等时，最佳采样时刻就在两采样时刻的时间中点。若发生迟采样，相邻过渡值的差值会被检测出，通过反馈环路控制抽样时钟，发生早采样时亦然。基于这一原理，利用相邻两个码元过渡值是否相等，再加上最佳采样点的幅度和极性这一信息，令τ＝T/2，可推导出定时误差检测器的模型：

       $\begin{array}{c}e\left(n\right)=u_I(n+\mathrm{\τ}\left(n\right))[u_I(n+\frac{1}{2}+\mathrm{\τ}\left(n\right))-u_I(n-\frac{1}{2}+\mathrm{\τ}(n-1))]\\ +u_Q(n+\mathrm{\τ}\left(n\right))[u_Q(n+\frac{1}{2}+\mathrm{\τ}\left(n\right))-u_Q(n-\frac{1}{2}+\mathrm{\τ}(n-1))]\end{array}$

式中τ(n)为补偿的抽样时钟，表示第n+1和第n个码元的过渡值，表示第n和第n-1个码元的过渡值,由上式可得NCO输出为：

τ(n+1)＝τ(n)+γ·e(n)

式中γ为步长参数，τ(n)为补偿的抽样时钟。多电平抽样判决后经过电平转换最后得到解调后的4bit并行数据，此时还需要差分译码和并串转换才能还原出原始的二进制码流。

3、差分译码

差分编码对应，设[ab]为绝对码，即还原出的信息码元，[cd]为相对码，即解调后的码元。

若 $c_{i-1}\⊕d_{i-1}=0,$ 则 $\left\{\begin{array}{c}{a}_i=c_i\⊕c_{i-1}\\ b_i=d_i\⊕d_{i-1}\end{array}\right.;$ 若 $c_{i-1}\⊕d_{i-1}=1,$ 则 $\left\{\begin{array}{c}{a}_i=d_i\⊕d_{i-1}\\ b_i=c_i\⊕c_{i-1}\end{array}\right..$

注：为模2加，i为码元时刻。

四、整体***的FPGA验证

整体***的FPGA示意图如图8所示，发射模块产生16QAM调制信号，通过D/A转换为模拟信号；A/D通过SMA电缆采样发射模块产生的信号，芯片内的接收模块再对采样信号进行解调，数据通过JTAG口与PC机交互。

1、调制信号产生

测试条件：采样率f_s＝100MHz，信息速率R_b＝100M/16＝6.25Mbps，载波频率f_c＝100M/8＝12.5MHz。

发送端经差分编码后的调制信号如图9所示。

利用MATLAB读取QUARTUS-II软件抓取的FPGA输出波形如图10(a)所示，计算16QAM调制信号的星座图如图10(b)所示。

由时域波形和星座图可知，FPGA内调制出的16QAM信号符合要求。由于FPGA内调制载波与MATLAB软件解调时产生的本地载波存在频差、相差，因此方形星座图有倾斜，需通过载波同步，才能得到正确的星座图，进而解调出信号。

2、载波恢复测试

载波恢复的FPGA测试结果如下：

(1)载波无频偏，相位偏移22.5°如图11所示，第一路信号为相位跟踪曲线，由于相偏固定且无频偏，因此跟踪值恒为常数，表明成功跟踪相偏。第二、第三路信号分别为载波恢复后的基带同相、正交分量，恢复后均为4电平信号。

(2)载波频偏3KHz，无相偏如图12所示，当载波存在频率偏移时，相位跟踪值成一次函数线性变化，跟踪频率变化。载波恢复后得4电平基带同相、正交信号。

(3)载波频偏3KHz，相偏45°如图13所示。

载波同步后的星座图如图14所示，可知经过载波同步后得到的16QAM基带信号的星座图已恢复水平，可进行抽样判决。

3、位同步测试

位同步FPGA测试结果如图15所示，其中图15(a)为整体视图，图15(b)为细节视图。测试条件：载波频偏3KHz，相偏45°，位同步时钟相位偏移40％(相对于码元周期)。

第一路信号为恢复出的位同步时钟，第二、第三路分别为基带同相、正交分量匹配滤波后的输出信号，第四、第五路分别为抽样判决后的同相、正交4电平信号。从图中可以看出基于迟早门算法恢复出的位同步时钟较为准确的抽样了匹配滤波后的峰值时刻，表明FPGA中的位同步电路工作良好。

4、差分译码、并串转换测试

差分译码、并串转换FPGA测试结果如图16所示，其中图16(a)为整体视图，图16(b)为细节视图。测试条件：载波频偏3KHz，相偏45°，位同步时钟相位偏移40％(相对于码元周期)。

通过电平转换，进行星座图映射的反过程，即可得到4bit并行数据，然后进行差分译码和并串转换，最后恢复出二进制码流。

第一路为输入二进制码流经过串转并后的4bit并行数据；第二路为经过载波恢复和位同步恢复、电平转换后恢复的4bit并行数据，即星座图映射的反过程，由于解调存在相位模糊，因此第二路数据与第一路数据可能不相同；第三路为差分译码后的输出，此时数据与第一路数据已经相同；第四路为输入二进制码流，第五路为差分译码数据并串转换后恢复的二进制码流。从图中可见约延迟500个采样点后信号得到正确解调结果。

上述结果表明，16QAM中加入差分编码技术可以很好地解决相位模糊问题。在载波同步的模块，传统科斯塔斯环的基础上引入功率检测技术，保证鉴相器的线性输出，提高跟踪精度和速度，克服了16QAM在解调同步中对鉴相器的不良影响，显著提高了***性能。在位同步模块，本发明采用的基于自同步法的迟早门算法，适用于高倍采样率的***，能够粗略的估计时钟偏移，结构简洁易于FPGA硬件实现。

为进一步验证本发明所提算法性能，图17给出16QAM的理论误码率与仿真误码率，采用此算法的16QAM误码率十分接近理论值。

本发明具体应用途径很多，以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以作出若干改进，这些改进也应视为本发明的保护范围。

Claims (2)

1.一种16QAM解调同步方法，其特征在于包括以下步骤：

1)载波同步：假设n时刻接收到信号y(n)，解调之后得到信号q(n)，τ为功率检测门限，当|q(n)|²＜τ时鉴相器输出为0，|q(n)|²＞τ时鉴相器输出该时刻信号点的相位误差值e(n)，相位误差经过环路滤波器平滑后控制NCO逐渐消除频偏、相偏，达到载波同步；选取合适的功率检测门限τ，将16QAM的相位误差检测星座图转换为QPSK的星座图，然后采用COSTAS环路进行解调；

2)对同相正交分量信号分别进行匹配滤波；

3)对同相正交信号通过“迟早门”进行位定时恢复,令τ＝T/2，可推导出定时误差检测器的模型：

$\begin{array}{c}e\left(n\right)=u_I(n+\mathrm{\τ}\left(n\right))[u_I(n+\frac{1}{2}+\mathrm{\τ}\left(n\right))-u_I(n-\frac{1}{2}+\mathrm{\τ}(n-1))]\\ +u_Q(n+\mathrm{\τ}\left(n\right))[u_Q(n+\frac{1}{2}+\mathrm{\τ}\left(n\right))-u_Q(n-\frac{1}{2}+\mathrm{\τ}(n-1))]\end{array}$

式中τ(n)为补偿的抽样时钟，表示第n+1和第n个码元的过渡值，表示第n和第n-1个码元的过渡值。由式(6)可得NCO输出为：

τ(n+1)＝τ(n)+γ·e(n)；

4)设置门限对两路信号分别进行抽样判决和4-2电平转换得到并行信号；

5)对并行信号进行差分译码和并串转换后，恢复出原始信号。

2.根据权利要求1所述的16QAM解调同步方法，其特征在于：步骤1)中相位误差值e(n)推导如下，设接收信号r(k)为：

r(k)＝a(k)cos[(ω_c±ω_d)kT_s+θ]-b(k)sin[(ω_c±ω_d)kT_s+θ]+n(t),

式中ω_d为多普勒频移，θ为载波相移，n(t)为接收端高斯噪声，a(k)、b(k)为基带码元的同相和正交分量，T_s为采样周期；信号经过正交混频、低通滤波除去高频分量后得到：

U_I(k)＝a(k)cos[(ω_c±ω_d-ω_o)kT_s+θ-θ_o]-b(k)sin[(ω_c±ω_d-ω_o)kT_s+θ-θ_o],

U_Q(k)＝b(k)cos[(ω_c±ω_d-ω_o)kT_s+θ-θ_o]+a(k)sin[(ω_c±ω_d-ω_o)kT_s+θ-θ_o],

功率检测值P(k)为：

P(k)＝(U_I(k))²+(U_Q(k))²

当P(k)＜τ，鉴相器误差e(k)＝0；当P(k)＞τ，令，将U_I、U_Q送入鉴相器，此处鉴相器基于硬判决算法，当很小时，可得鉴相器误差e(k)：