CN104821180A - 一种适合低电压工作的8管sram位单元电路及其阵列 - Google Patents

Abstract

本发明公开了一种适合低电压工作的8管SRAM位单元电路及其阵列，该8管SRAM位单元是在传统6管SRAM位单元中增加两个NMOS管，分别由两根信号线控制；由该8管SRAM位单元组成的阵列中，每列增加两个PMOS管，也分别由上述两根信号线控制。在写操作时，通过控制阵列中每列新增的两个PMOS管关断位单元（bit cell）的供电电源，消除了竞争关系，实现没有竞争的操作；通过在每个SRAM位单元中新加入两个控制NMOS管，消除了对阵列中同一行的非选中列上的SRAM位单元的干扰。本发明提出的新型电路结构能够同时解决SRAM写操作时数据竞争问题，以及非选中单元数据受干扰问题，从而使得SRAM能够在更低的电压下进行工作。

Description

一种适合低电压工作的8管SRAM位单元电路及其阵列

技术领域

本发明属于半导体电路技术领域，用于存储器和芯片电路设计，具体涉及一种适合低电压工作的8管SRAM位单元电路及其阵列。

背景技术

如图1所示，图1是传统的6管（6T）SRAM位单元阵列示意图，这种传统SRAM阵列有以下两个主要缺点：

1.传统的SRAM写操作由于存在要写入的数据值与已保存的数据值之间的竞争关系，写操作在低电压时容易失败。

假设写操作前：节点NVB1保存值为“1”，NV1为“0”。

在写操作的时候，BLB1为0，BL1为1，节点NVB1受BLB1“0”的下拉降低为“0”，从而导致节点NV1翻转变为“1”。但在NVB1被BLB1下拉为“0”的过程中，由于NV1还为“0”，所以MPU1打开，所以NVB1也受MPU1上拉“1”的影响，导致了竞争冲突。在正常工作电压时，这种竞争关系一般是BLB1比较强，所以总能写成功。但在低电压工作时，BLB1下拉“0”会变弱， MPU1上的竞争会导致NVB1不能被写成功。

2.传统的SRAM中，与字线选中的位单元属于同一行的非选中列上的SRAM单元，其保存的数据值易受到干扰。

在对SRAM位单元1进行读写操作的时候，字线WL1会为“1”。此时同在WL1上的但不想***作的位单元2也被打开，由于BL2和BLB2为“1”，假设NVB2为“0”，此时NVB2会受到BLB2充电的影响电压会抬高，如果抬高到一定程度，会导致NV2的节点电压翻转变成“0”，进而把NVB2变为“1”，从而导致位单元2 的数据受到干扰，遭到破坏。这种干扰情况在低电压下，更容易发生。

发明内容

为了解决上述现有技术存在的问题，本发明提供一种适合低电压工作的8管SRAM位单元电路及其阵列，旨在解决SRAM写操作时数据竞争问题以及非选中单元数据受干扰问题。

为实现上述技术目的，达到上述技术效果，本发明通过以下技术方案实现：

一种适合低电压工作的8管SRAM位单元电路，包括第一PMOS管、第二PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管和第六NMOS管；

其中，所述第一PMOS管与所述第一NMOS管组成第一反相器，所述第二PMOS管与所述第二NMOS管组成第二反相器；所述第一反相器的输出端直接连接到所述第二反相器的输入端，所述第二反相器的输出端直接连接到所述第一反相器的输入端；

所述第一PMOS管和所述第二PMOS管的源极与电源连接，所述第一NMOS管和所述第二NMOS管的源极接地；

所述第三NMOS管的源极与第一位线相连，所述第三NMOS管的基极与第一信号线相连，所述第三NMOS管的漏极与所述第五NMOS管的源极相连，所述第五NMOS管的基极与字线相连,所述第五NMOS管的漏极与所述第一反相器的输出端连接;

所述第四NMOS管的源极与第二位线相连，所述第四NMOS管的基极与第二信号线相连，所述第四NMOS管的漏极与所述第六NMOS管的源极相连，所述第六NMOS管的基极与所述字线相连,所述第六NMOS管的漏极与所述第二反相器的输出端连接。

一种适合低电压工作的8管SRAM位单元电路的阵列，由若干行若干列的上述8管SRAM位单元电路组成，每一行的所述8管SRAM位单元电路通过该行的字线连接，每一列的所述8管SRAM位单元电路通过该列的两根位线连接，所述阵列的每一列中均增设第三PMOS管和第四PMOS管；

每一列中的所述8管SRAM位单元电路的所述第一PMOS管的源极分别与所述第三PMOS管的漏极连接，所述第三PMOS管的源极与电源连接，所述第三PMOS管的基极与所述第一信号线相连；

每一列中的所述8管SRAM位单元电路的所述第二PMOS管的源极分别与所述第四PMOS管的漏极连接，所述第四PMOS管的源极与电源连接，所述第四PMOS管的基极与所述第二信号线相连。

与现有技术相比，本发明的有益效果是：

本发明提出的新型电路结构解决了以下两个问题，从而使得SRAM能够在更低的电压下进行工作。

1.在写操作时，通过控制每列的第三PMOS管P3和第四PMOS管P4关断位单元(bit cell)的供电电源，消除了竞争关系，实现没有竞争的操作。

假设写操作前：第一位单元的第二节点NVB1为“1”，第一位单元的第一节点NV1为“0”。

在写操作的时候，第一列的第二位线BLB1为0，第一列的第一位线BL1为1，此时虽然第一位单元的第一节点NV1为“0”，导致第四PMOS管P4打开，但由于第一列的第二信号线WWLA1为“1”，所以第四PMOS管P4关断，截断了把第一位单元的第二节点NVB1拉“1”的通路，即没有和第一列的第二位线BLB1拉“0”的竞争者，所以第一位单元的第二节点NVB1很容易被拉“0”。由于消除了写操作时的数据竞争，从而在低压下更容易成功地实现写操作。

2.通过在位单元中新加入第三NMOS管N3和第四NMOS管N4，消除了对同一行的非选中列上的单元的干扰。

在对第一位单元进行读写操作的时候，第一行的字线WL1会为“1”。此时与第一行的位线WL1同行的但不想***作的第二位单元，由于第二列的第二信号线WWLA2和第二列的第一信号线WWLB2都为“0”，所以没有被打开，所以切断了第二列的第一位线BL2和第二列的第二位线BLB2对第二位单元数据的干扰路径，第二位单元的数据从而不容易因受到干扰而被破坏。                         

上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，并可依照说明书的内容予以实施，以下以本发明的较佳实施例并配合附图详细说明。本发明的具体实施方式由以下实施例及其附图详细给出。

附图说明

此处所说明的附图用来提供对本发明的进一步理解，构成本申请的一部分，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：

图1为现有技术的6管（6T）SRAM位单元阵列结构示意图；

图2为本发明的8管SRAM位单元电路结构示意图；

图3为本发明的8管SRAM位单元电路阵列结构示意图。

具体实施方式

下面将参考附图并结合实施例，来详细说明本发明。

    参见图2所示，一种适合低电压工作的8管SRAM位单元电路，包括第一PMOS管P1、第二PMOS管P2、第一NMOS管N1、第二NMOS管N2、第三NMOS管N3、第四NMOS管N4、第五NMOS管N5和第六NMOS管N6；

其中，所述第一PMOS管P1与所述第一NMOS管N1组成第一反相器，所述第二PMOS管P2与所述第二NMOS管N2组成第二反相器；所述第一反相器的输出端直接连接到所述第二反相器的输入端，所述第二反相器的输出端直接连接到所述第一反相器的输入端；

所述第一PMOS管P1和所述第二PMOS管P2的源极与电源连接，所述第一NMOS管N1和所述第二NMOS管N2的源极接地；

所述第三NMOS管N3的源极与第一位线BL相连，所述第三NMOS管N3的基极与第一信号线WWLB相连，所述第三NMOS管N3的漏极与所述第五NMOS管N5的源极相连，所述第五NMOS管N5的基极与字线WL相连,所述第五NMOS管N5的漏极与所述第一反相器的输出端连接;

所述第四NMOS管N4的源极与第二位线BLB相连，所述第四NMOS管N4的基极与第二信号线WWLA相连，所述第四NMOS管N4的漏极与所述第六NMOS管N6的源极相连，所述第六NMOS管N6的基极与所述字线WL相连,所述第六NMOS管N6的漏极与所述第二反相器的输出端连接。

写“0”操作时，各控制信号值：

        

	被写单元	同行其他单元	同列其他单元
				WL	1	1	0
WWLA	1	0	1
				WWLB	0	0	0
BL	1	1	1
				BLB	0	1	0

写“1”操作时，各控制信号值：

        

	被写单元	同行其他单元	同列其他单元
				WL	1	1	0
WWLA	1	0	1
				WWLB	0	0	0
BL	0	1	0
				BLB	1	1	1

参加图3所示，一种适合低电压工作的8管SRAM位单元电路的阵列，由若干行若干列的8管SRAM位单元电路组成，每一行的所述8管SRAM位单元电路通过该行的字线连接，每一列的所述8管SRAM位单元电路通过该列的两根位线连接，所述阵列的每一列中均增设第三PMOS管P3和第四PMOS管P4；

每一列中的所述8管SRAM位单元电路的所述第一PMOS管P1的源极分别与所述第三PMOS管P3的漏极连接，所述第三PMOS管P3的源极与电源连接，所述第三PMOS管P3的基极与所述第一信号线WWLB相连；

每一列中的所述8管SRAM位单元电路的所述第二PMOS管P2的源极分别与所述第四PMOS管P4的漏极连接，所述第四PMOS管P4的源极与电源连接，所述第四PMOS管P4的基极与所述第二信号线WWLA相连。

1.在写操作时，通过控制每列的第三PMOS管P3和第四PMOS管P4关断位单元(bit cell)的供电电源，消除了竞争关系，实现没有竞争的操作。

假设写操作前：第一位单元的第二节点NVB1为“1”，第一位单元的第一节点NV1为“0”。

在写操作的时候，第一列的第二位线BLB1为0，第一列的第一位线BL1为1，此时虽然第一位单元的第一节点NV1为“0”，导致第四PMOS管P4打开，但由于第一列的第二信号线WWLA1为“1”，所以第四PMOS管P4关断，截断了把第一位单元的第二节点NVB1拉“1”的通路，即没有和第一列的第二位线BLB1拉“0”的竞争者，所以第一位单元的第二节点NVB1很容易被拉“0”。由于消除了写操作时的数据竞争，从而在低压下更容易成功地实现写操作。

2.通过在位单元中新加入第三NMOS管N3和第四NMOS管N4，消除了对同一行的非选中列上的单元的干扰。

在对第一位单元进行读写操作的时候，第一行的字线WL1会为“1”。此时与第一行的位线WL1同行的但不想***作的第二位单元，由于第二列的第二信号线WWLA2和第二列的第一信号线WWLB2都为“0”，所以没有被打开，所以切断了第二列的第一位线BL2和第二列的第二位线BLB2对第二位单元数据的干扰路径，第二位单元的数据从而不容易因受到干扰而被破坏。

上述实施例只是为了说明本发明的技术构思及特点，其目的是在于让本领域内的普通技术人员能够了解本发明的内容并据以实施，并不能以此限制本发明的保护范围。凡是根据本发明内容的实质所作出的等效的变化或修饰，都应涵盖在本发明的保护范围内。

Claims (2)

1.一种适合低电压工作的8管SRAM位单元电路，其特征在于：包括第一PMOS管（P1）、第二PMOS管（P2）、第一NMOS管（N1）、第二NMOS管（N2）、第三NMOS管（N3）、第四NMOS管（N4）、第五NMOS管（N5）和第六NMOS管（N6）；

其中，所述第一PMOS管（P1）与所述第一NMOS管（N1）组成第一反相器，所述第二PMOS管（P2）与所述第二NMOS管（N2）组成第二反相器；所述第一反相器的输出端直接连接到所述第二反相器的输入端，所述第二反相器的输出端直接连接到所述第一反相器的输入端；

所述第一PMOS管（P1）和所述第二PMOS管（P2）的源极与电源连接，所述第一NMOS管（N1）和所述第二NMOS管（N2）的源极接地；

所述第三NMOS管（N3）的源极与第一位线（BL）相连，所述第三NMOS管（N3）的基极与第一信号线（WWLB）相连，所述第三NMOS管（N3）的漏极与所述第五NMOS管（N5）的源极相连，所述第五NMOS管（N5）的基极与字线（WL）相连,所述第五NMOS管（N5）的漏极与所述第一反相器的输出端连接;

所述第四NMOS管（N4）的源极与第二位线（BLB）相连，所述第四NMOS管（N4）的基极与第二信号线（WWLA）相连，所述第四NMOS管（N4）的漏极与所述第六NMOS管（N6）的源极相连，所述第六NMOS管（N6）的基极与所述字线（WL）相连,所述第六NMOS管（N6）的漏极与所述第二反相器的输出端连接。

2.一种采用如权利要求1所述的适合低电压工作的8管SRAM位单元电路的阵列，由若干行若干列的8管SRAM位单元电路组成，每一行的所述8管SRAM位单元电路通过该行的字线连接，每一列的所述8管SRAM位单元电路通过该列的两根位线连接，其特征在于：所述阵列的每一列中均增设第三PMOS管（P3）和第四PMOS管（P4）；

每一列中的所述8管SRAM位单元电路的所述第一PMOS管（P1）的源极分别与所述第三PMOS管（P3）的漏极连接，所述第三PMOS管（P3）的源极与电源连接，所述第三PMOS管（P3）的基极与所述第一信号线（WWLB）相连；

每一列中的所述8管SRAM位单元电路的所述第二PMOS管（P2）的源极分别与所述第四PMOS管（P4）的漏极连接，所述第四PMOS管（P4）的源极与电源连接，所述第四PMOS管（P4）的基极与所述第二信号线（WWLA）相连。