CN104811273A

CN104811273A - 一种高速单总线通信的实现方法

Info

Publication number: CN104811273A
Application number: CN201510151729.3A
Authority: CN
Inventors: 施隆照; 杨小玲
Original assignee: Fuzhou University
Current assignee: Fuzhou University
Priority date: 2015-04-02
Filing date: 2015-04-02
Publication date: 2015-07-29
Anticipated expiration: 2035-04-02
Also published as: CN104811273B

Abstract

本发明涉及一种高速单总线通信的实现方法,基于SDI信号线进行数据的双向传输，所述SDI信号线连接主机与从机；所述主机通过SDI信号线发送信号，所述从机根据接收到的信号自动适配接收速率与通信的开启与停止，形成SAOW总线主从结构；所述数据的双向传输采用命令帧结构传输数据信息，所述命令帧包括帧头、从机地址、寄存器地址、数据长度、数据、帧尾。本发明可以实现单总线双向通信，且不要求通信双方采用固定的波特率，波特率随时可变，可实用于工作频率不稳的场合。

Description

一种高速单总线通信的实现方法

技术领域

本发明属于芯片间的通信协议领域，特别是一种高速单总线通信的实现方法。

背景技术

众所周知，目前芯片间常用的通信总线可分为并行总线与串行总线，串行总线又分为同步通信与异步通信，同步通信如SPI、I2C等，异步通信协议如UART、1-Wire等，通常认为同步通信速率高于异步通信。SPI是摩托罗拉公司设计的标准，用4条线（SDI、SDO、SCK、CS）实现通信过程，用CS线实现对从机的选择；I2C总线是PHILIPS公司为有效实现电子器件之间的控制而开发的一种简单的双向两线（SDA、SCL）总线，用器件地址来区分不同的芯片。这两种同步通信协议，在传输数据的同时还传输同步时钟信号，传输速率可以较快，但至少需要2线以上，芯片至少也要使用2个以上引脚。

UART是通用异步收发传输协议的简称，是一种通用串行数据总线。该总线可双向通信，可以实现全双工或半双工传输和接收。UART全双工时至少需要2条线（TXD、RXD），半双工时可以只用一条线，但UART通信速率比较低，常采用的波特率有1200、2400、4800、9600、11520等，是计算机的标配；

1-Wire 总线是 Maxim 全资子公司 Dallas的一项专有技术，它采用单根信号线（DQ），既传输时钟，又传输数据而且数据传输是双向的，它具有节省 I/O 口线资源、结构简单、成本低廉、便于总线扩展和维护等诸多优点。但1-Wire 总线使用较低的数据传输速率，通常是用来沟通小型器件，如数位温度计等。1-Wire有两种速率：标准模式16kbps，驱动模式为142kbps。通信双方采用主从结构，主机对1-Wire总线的基本操作分为复位、读和写三种，其中所有的读写操作均为低位在前高位在后。复位是1-Wire总线通信中最为重要的一种操作，在每次总线通信之前主机必须首先发送复位信号。产生复位信号时主机首先将总线拉低480～960μs然后释放，由于上拉电阻的存在，此时总线变为高电平。1-Wire总线器件在接收到有效跳变的15～60μs内会将总线拉低60～240μs，在此期间主机可以通过对DQ采样来判断是否有从器件挂接在当前总线上。向1-Wire总线写1bit至少需要60μs，同时还要保证两次连续的写操作有1μs 以上的间隔。若待写位为0则主机拉低总线60μs然后释放，写0操作完成；若待写位为1，则主机拉低总线并在1～15μs内释放，然后等待60μs，写1操作完成。从1-Wire总线读取1bit同样至少需要60μs，同时也要保证两次连续的读操作间隔1μs以上。从总线读数据时，主机首先拉低总线1μs以上然后释放，在释放总线后的1～15μs内主机对总线的采样值即为读取到的数据。

由此可见，对于异步通信无论是UART协议还是1-Wire 总线协议都要求有比较准确的时钟，以便用于计算相应的波特率或延时，因此对***时钟的稳定度、准确性等都提出了较高要求，这在目前市场竞争白热化的消费类集成电路IC来说是难以接受的。为解决这个问题，本发明设计了一种通信总线，它采用单线实现双向通信，它可适应于内置RC振荡器的功能芯片的通信，对芯片时钟的精准性与稳定性要求低，无固定波特率，在很宽的范围内波特率自适应。它采用主从结构，主机在发送数据的同时，还传输了同步信息与位宽信息，接收方可以根据传输来的信息自动适配接收速率，自行同步接收数据，因此称之为自适应单总线（简称SAOW，Self Adaption One Wire），其通信速率可以达到Mbps（兆位每秒）以上。

发明内容

有鉴于此，本发明的目的是提供一种高速单总线通信的实现方法，可以实现单总线双向通信，且不要求通信双方采用固定的波特率，波特率随时可变，可实用于工作频率不稳的场合。本发明采用以下方法实现：一种高速单总线通信的实现方法，基于SDI信号线进行数据的双向传输，所述SDI信号线连接主机与从机；所述主机通过SDI信号线发送信号，所述从机根据接收到的信号自动适配接收速率与通信的开启与停止，形成SAOW总线主从结构；所述数据的双向传输采用命令帧结构传输数据信息，所述命令帧包括帧头、从机地址、寄存器地址、数据长度、数据、帧尾；所述帧头用“4bit低电平+0.5bit的高电平”表示；所述帧尾用2bit或4bit的高电平表示；所述从机地址与所述寄存器地址均用一个字节帧表示，所述字节帧包括一字节头，用于表示一个字节帧的开始，所述字节头用“0.5bit的高电平+1 bit的低电平+0.5bit的高电平”表示；所述的帧头与紧接着的所述的字节头共同确定一个命令帧的开始；数据“1”采用一个上升沿表示，所述上升沿用“0.5bit的低电平 + 0.5bit的高电平”表示；数据“0”用一个下降沿表示，所述下降沿用“0.5bit的高电平 + 0.5bit的低电平”表示。

进一步地，所述主机为一微控制器，所述从机为单总线器件；所述的单总线器件为数量不唯一芯片，所述芯片的输出端为漏极开路门或集电极开路门，用以实现线与的功能。其中一个主机能够控制一个或多个从机；当只有一个从机时，主机按单节点***操作，当有多个从机时，主机则按多节点***操作。

较佳的，所述单总线通信协议采用命令帧长度是可变的，有不同的结构格式，主机的读与写命令帧结构也不同。

进一步地，所述主机的写命令帧结构由帧头、从机地址、寄存器地址、数据长度、数据、帧尾组成；所述主机的读命令帧结构由帧头、从机地址、寄存器地址、数据长度、帧尾组成；其中所述从机地址用一个字节帧表示被访问的从机地址信息与读写操作信息；所述寄存器地址用一个字节帧表示被访问器件内的寄存器地址；所述数据长度为要读或写的数据的字节数；所述的数据为主机要写到从机的数据，数据长度不限。

进一步地，所述从机在接收数据信息后向主机或上一级从机发出应答帧，所述从机的应答帧结构至少只由数据与帧尾组成。

进一步地，所述字节帧由字节头、8个数据位、校验位、应答位组成；所述8个数据位中的每一位表示一位数据，其中每一位数据的上升沿或下降沿同时也是下一位数据的同步沿；所述的校验位用奇偶校验表示法表示8个数据位中1的个数的奇偶性；所述应答位为数据“0”或“1”，由所述字节帧的接收方发出。字节帧数据的传输是从高位开始的。

进一步地，当所述字节帧用以表示从机地址时，所述8个数据位中的高7位为被访问的从机的地址，最低位为读写操作信息，所述最低位为0时为写操作，所述的主机写数据到从机，所述最低位为1时为读操作，所述主机读入从机的数据。

进一步地，所述的高7位从机地址可以由一个固定部分和一个可编程部分组成，所述固定部分的地址值为芯片固有的地址编码，用以区分芯片的类型；所述可编程部分的位数为芯片可使用的引脚数决定，可编程位部分的值由引脚的电平决定。

进一步地，所述从机的应答位均用数据“0”表示；所述主机的应答位用数据“0”表示继续传输数据，用数据“1”表示结束数据传输。特别的，若所述的从机接收到错误的字节数据或没有接收到数据则不发生应答信号。

较佳的，帧头的“4bit的低电平”与紧接着的字节头的“1 bit的低电平”共同表示一个命令帧的开始；数据发送方挂起总线超过所述的帧尾的宽度表示一个命令帧的结束。另外，字节帧与字节帧之间以及帧头、帧尾与字节帧之间的间隔宽度是任意的，但其宽度不大于所述的帧尾的宽度，因为当高电平宽度超过所述的帧尾的宽度表示一个命令帧的结束。

其中，所述的字节头用于表示一个字节帧的开始，且所述的1 bit的低电平也用于告知接收方当前的传输1个位数据的宽度，所述的字节头的上升沿也用于同步所述的接收方的时钟，即告知所述的接收方此上升沿之后的1 bit宽度位置上的上升沿或下降沿才是有效的边沿。

所述的寄存器地址与数据长度是可选的，并且所述字节帧中的校验位与应答位也是可选的，是否需要可以由通信双方根据环境情况来选择。所述的帧尾为2bit或4bit的高电平组成，具体宽度也可以由通信双方商定。

进一步地，所述数量不唯一芯片之间可采用并接方式或串接方式连接。

进一步地，当芯片之间采用所述串接方式连接时，芯片的引脚包括SDI引脚与SDO引脚，所述的SDO引脚用于接下一级芯片的SDI引脚。当芯片接收到的地址如不是本机地址时，将地址值减1之后发送到下一级芯片；当芯片应答数据时，上一级的芯片透传从SDO引脚接收到的数据。

特别的，所述的数据线SDI能够传输数据的同时还传输了同步信息与位宽信息，接收方根据接收到的信息自动适配接收速率与通信的开启与停止；所述的同步信息用所述的SDI传输的信息的上升沿或下降沿表示，所述的位宽信息是用帧头与字节头的低电平宽度表示。

本发明具有以下优点：1、可以实现单总线双向通信，且不要求通信双方采用固定的波特率，波特率随时可变，可实用于工作频率不稳的场合。在一个很宽的波特率范围内无需告诉接收方发送数据的波特率，接收方可以根据接收的信息自行同步。传输数据每一位都有同步信息，容差范围大。2、接口简单，易于集成电路硬件实现，所需引脚数少，封装成本低。3、通信速率高，可作为大多数功能芯片的通信接口。

附图说明

图1为本发明中单主机多从机并接***示意图。

图2为本发明中单主机多从机串接***示意图。

图3为本发明中SAOW总线的硬件接口示意图。

图4为本发明中SAOW总线的主机写命令帧示意图。

图5为本发明中SAOW总线字节帧结构示意图。

图6为本发明中从机地址字节的位结构图。

图7是本发明中数据“1”波形示意图。

图8是本发明中数据“0”波形示意图。

图9是本发明中字节头波形示意图。

图10是本发明中帧头波形示意图。

图11是本发明中帧尾波形示意图。

具体实施方式

下面结合附图及实施例对本发明做进一步说明。

本实施例提供一种本发明采用以下方法实现：一种高速单总线通信的实现方法，基于SDI信号线进行数据的双向传输，所述SDI信号线连接主机与从机；所述主机通过SDI信号线发送信号，所述从机根据接收到的信号自动适配接收速率与通信的开启与停止，形成SAOW总线主从结构；所述数据的双向传输采用命令帧结构传输数据信息，所述命令帧包括帧头、从机地址、寄存器地址、数据长度、数据、帧尾；所述帧头用“4bit低电平+0.5bit的高电平”表示；所述帧尾用2bit或4bit的高电平表示；所述从机地址与所述寄存器地址均用一个字节帧表示，所述字节帧包括一字节头，用于表示一个字节帧的开始，所述字节头用“0.5bit的高电平+1 bit的低电平+0.5bit的高电平”表示；所述的帧头与紧接着的所述的字节头共同确定一个命令帧的开始；数据“1”采用一个上升沿表示，所述上升沿用0.5bit的低电平 + 0.5bit的高电平表示；数据“0”用一个下降沿表示，所述下降沿用0.5bit的高电平 + 0.5bit的低电平表示。

在本实施例中，所述主机为一微控制器，所述从机为单总线器件；所述的单总线器件为数量不唯一芯片，所述芯片的输出端为漏极开路门或集电极开路门，用以实现线与的功能。其中一个主机能够控制一个或多个从机主机；当只有一个从机时，主机按单节点***操作，当有多个从机时，主机则按多节点***操作。

在本实施例中，如图1所示，一个微处理器与多个具有SAOW总线接口的功能芯片实现了一对多的通信传输。微处理器如无SAOW总线接口，可以用软件来模拟SAOW总线的发送与接收过程。多个功能芯片可以是不同功能不同型号的芯片，也可以是相同功能的芯片，如是同一型号芯片则要求这个芯片要有可编程的地址引脚，以区别这些同一型号的芯片，允许同一型号芯片挂接在同一SAOW总线上的芯片个数由这一芯片的可编程地址引脚数确定。如图3所示，一个微处理器与具有SAOW总线接口的功能芯片实现了一对一的通信传输。微处理器如无SAOW总线接口，可以用软件来模拟SAOW总线的发送与接收过程，这一功能芯片可以是如键盘显示驱动芯片、ADC、DAC、各种数字传感器等。

在本实施例中，较佳的，所述单总线通信协议采用命令帧长度是可变的，有不同的结构格式，主机的读与写命令帧结构也不同；其中从机的应答帧结构还可以简化为由数据与帧尾组成。

在本实施例中，如图4所示，所述主机的写命令帧结构由帧头、从机地址、寄存器地址、数据长度、数据、帧尾组成；所述主机的读命令帧结构由帧头、从机地址、寄存器地址、数据长度、帧尾组成；其中所述帧头用“4bit低电平+0.5bit的高电平”表示，如图10所示；所述从机地址用一个字节帧表示被访问的从机地址信息与读写操作信息；所述寄存器地址用一个字节帧表示被访问器件内的寄存器地址；所述数据长度为要读或写的数据的字节数；所述的数据为主机要写到从机的数据，数据长度不限；所述帧尾用2bit或4bit的高电平表示，如图11所示。

在本实施例中，如图5所示所述字节帧由字节头、8个数据位、校验位、应答位组成；所述的字节头用于表示一个字节帧的开始，如图9所示，用“0.5bit的高电平+1 bit的低电平+0.5bit的高电平”表示；所述8个数据位中的每一位表示一位数据，其中每一位数据的上升沿或下降沿同时也是下一位数据的同步沿；所述的校验位用奇偶校验表示法表示8个数据位中1的个数的奇偶性；所述应答位为数据“0”或“1”，由所述字节帧的接收方发出。字节帧数据的传输是从高位开始的。

本实施例中，数据位采用一个上升沿表示数据“1”，即用0.5bit的低电平 + 0.5bit的高电平表示；用一个下降沿表示数据“0”，即用0.5bit的高电平 + 0.5bit的低电平表示，其波形如图7和图8所示。

在本实施例中，所述从机地址中的高7位为被访问的从机的地址，最低位为写操作信息，从机地址字节的位结构定义如图6所示，这一字节的高7位组成了从机地址A6~A0，最低位（LSB）定义为R/W，它决定了字节数据的传输方向。所述最低位为0时为写操作，所述的主机写数据到从机，所述最低位为1时为读操作，所述主机读入从机的数据。

在本实施例中，所述高7位可以由一个固定部分和一个可编程部分组成，所述固定部分的地址值为芯片固有的地址编码，用以区分芯片的类型；所述可编程部分的位数为芯片可使用的引脚数，可编程部分的值为引脚的电平决定。其中，所述的从机地址的可编程部分决定这种器件可以并接到SAOW总线上的最大器件数，固有部分为芯片出厂时就固定的，是SAOW总线上区分不同类型芯片的依据。若一个芯片的从机地址由4位固定地址位（A6~A3）和3位可编程的地址位（A2~A0）组成，那么一个SAOW总线上最多可以并接8个这种器件。 7位从机地址用于区分不同类型或同一类型的不同芯片，主机用从机地址来表明要访问的从机，从机将接收到的从机地址与自己的地址比较，如相等说明主机要访问本机，需接收之后的数据与处理相应操作。

在本实施例中，所述从机的应答位均用数据“0”表示；所述主机的应答位用数据“0”表示继续传输数据，用数据“1”表示结束数据传输。特别的，若所述的从机接收到错误的字节数据或没有接收到数据则不发生应答信号。

在本实施例中，帧头的“4bit的低电平”与紧接着的字节头的“1 bit的低电平”共同表示一个命令帧的开始；数据发送方挂起总线超过所述的帧尾的宽度表示一个命令帧的结束。另外，字节帧与字节帧之间以及帧头、帧尾与字节帧之间的间隔宽度是任意的，但其宽度不大于所述的帧尾的宽度，因为当高电平宽度超过所述的帧尾的宽度表示一个命令帧的结束。帧尾为2bit或4bit的高电平的选择可以由通信双方商定，总线上的器件输出端采用漏极开路门或集电极开路门输出，IC内部通过一个电流源或上拉电阻连接到正的电源电压，当总线空闲时，这条线路就是高电平，即总线的默认电平为高电平。

在本实施例中，所述数量不唯一芯片之间可采用并接方式或串接方式连接。当芯片之间采用所述串接方式连接时，芯片的引脚包括SDI引脚与SDO引脚，所述的SDO引脚用于接下一级芯片的SDI引脚。当芯片接收到的地址如不是本机地址时，将地址值减1之后发送到下一级芯片；当芯片应答数据时，上一级的芯片透传从SDO引脚接收到的数据。

为了更好地阐述本实施例，本实施例中提供的通信协议的具体使用方法如下：当数据接收方检测到总线上有一个下降沿到来时，将启动测量所述的帧头低电平的宽度，并将此值除4记为T，再检测所述的字节头的宽度与所述的T比较，如相等或在许差范围内则认为有一个命令帧开始传输，需启动数据接收过程，如收到的所述的从机地址与本机地址相同，说明主机与本机进行通信，需接收余下的数据，直到所述的帧尾出现或发送完需要的数据；如接收到的所述的字节头宽度不等于所述的T也不在所述的许差范围内，则是出现了一些干扰脉冲，不作处理，复位接收过程。

另外，数据接收方在启动数据接收过程同时，对脉宽计数器清零，检测所述的数据线边沿的同时对自己的工作时钟计数，如检测到一个边沿同时所述的脉宽计数器的计数值等于所述的T或在所述的许差范围内则认为接收到一个有效数据位，如这个边沿是上升沿则数据为1，如是下降沿则数据为0，将这一确定的数据位存入移位寄存器中，并将所述的脉宽计数器清零，等待接收下一位数据，重复这一过程直至这一字节帧所有位收到；如检测到一个边沿但所述的脉宽计数器的计数值不等于所述的T也不在所述的许差范围内，如小于所述的T则这个边沿是一个无效边沿，无动作，如大于所述的T则出现了一个接收错误，退出接收过程并且所述的应答位不作应答，发送方没有收到所述的应答位知道传输出错，可以重传此命令帧实现纠错。

其中，所述的接收方在输出数据或作应答时，以所述的T的宽度传输每一位数据。最大的许差范围为大等于0.75T，小等于1.25T。

以上所述仅为本发明的较佳实施例，凡依本发明申请专利范围所做的均等变化与修饰，皆应属本发明的涵盖范围。

Claims

1.一种高速单总线通信的实现方法，其特征在于：基于SDI信号线进行数据的双向传输，所述SDI信号线连接主机与从机；所述主机通过SDI信号线发送信号，所述从机根据接收到的信号自动适配接收速率与通信的开启与停止，形成SAOW总线主从结构；所述数据的双向传输采用命令帧结构传输数据信息，所述命令帧包括帧头、从机地址、寄存器地址、数据长度、数据、帧尾；其中所述帧头用“4bit低电平+0.5bit的高电平”表示；所述帧尾用2bit或4bit的高电平表示；所述从机地址、寄存器地址、数据长度与数据均用字节帧表示，所述字节帧包括一字节头，用于表示一个字节帧的开始，所述字节头用“0.5bit的高电平+1 bit的低电平+0.5bit的高电平”表示；所述帧头的“4bit的低电平”与紧接着的所述字节头的“1 bit的低电平”共同确定一个命令帧的开始；数据“1”采用一个上升沿表示，所述上升沿用“0.5bit的低电平 + 0.5bit的高电平”表示；数据“0”用一个下降沿表示，所述下降沿用“0.5bit的高电平 + 0.5bit的低电平”表示。

2.根据权利要求1所述的一种高速单总线通信的实现方法，其特征在于：所述主机为一微控制器，所述从机为单总线器件；所述的单总线器件为数量不唯一芯片，所述芯片的输出端为漏极开路门或集电极开路门，用以实现线与的功能。

3.根据权利要求1所述的一种高速单总线通信的实现方法，其特征在于：所述的命令帧有不同的格式，所述主机的写命令帧结构由帧头、从机地址、寄存器地址、数据长度、数据、帧尾组成；所述主机的读命令帧结构由帧头、从机地址、寄存器地址、数据长度、帧尾组成；其中，所述从机地址用一个字节帧表示被访问的从机地址信息与读写操作信息；所述寄存器地址用一个字节帧表示被访问器件内的寄存器地址；所述数据长度为要读或写的数据的字节数；所述的数据为主机要写到从机的数据，数据长度不限。

4.根据权利要求1所述的一种高速单总线通信的实现方法，其特征在于：所述从机在接收数据信息后向主机或上一级从机发出应答帧，所述从机的应答帧结构至少只由数据与帧尾组成。

5.根据权利要求3所述的一种高速单总线通信的实现方法，其特征在于：所述字节帧由字节头、8个数据位、校验位、应答位组成；所述8个数据位中的每一位表示一位数据，其中每一位数据的上升沿或下降沿同时也是下一位数据的同步沿；所述的校验位用奇偶校验表示法表示8个数据位中1的个数的奇偶性；所述应答位为数据“0”或“1”，由所述字节帧的接收方发出。

6.根据权利要求2所述的一种高速单总线通信的实现方法，其特征在于：所述数量不唯一芯片之间可采用并接方式或串接方式连接。

7.根据权利要求6所述的一种高速单总线通信的实现方法，其特征在于：当芯片之间采用所述串接方式连接时，芯片的引脚包括SDI引脚与SDO引脚，所述的SDO引脚用于接下一级芯片的SDI引脚。