CN104808086B - 一种具有自适应功能的ad采集板卡及采集方法 - Google Patents

Abstract

本发明提供一种具有自适应功能的AD采集板卡及采集方法，采集板卡包括多通道AD采样芯片以及数字信号处理器；数字信号处理器用于：根据所输入的正弦波信号的信号频率，自适应的准确计算出采样间隔；然后，从多通道AD采样芯片所上传的采样点中，根据采样间隔，选取得到若干个有效采样点；然后，并行执行以下操作：存储有效采样点；对一个信号周期包含的有效采样点进行计算，得到正弦波有效值。本发明预设计采样点数Zmax，以及，不同信号频率的各个正弦波信号共用同一个有效值计算模块，从而在保证有效值计算精度的前提下，有效节约了数字信号处理器的资源，降低了数字信号处理器的实现功能、成本以及FPGA功耗。

Description

一种具有自适应功能的AD采集板卡及采集方法

技术领域

本发明属于数据采集技术领域，具体涉及一种具有自适应功能的AD采集板卡及采集方法。

背景技术

现有AD采集板卡采集正弦波信号并计算有效值的方法为：以固定频率对正弦波信号进行采样，并将采样得到的采样点依次存储到存储器中；数字信号处理器对存储器中每个信号周期内的各采样点进行计算，得到该信号周期所对应的有效值。

例如，当正弦波信号的信号频率是1HZ时，其信号周期为1秒；假设采样频率为100KHZ，采样周期为10微秒，即10us；则1个信号周期需要采集100000个采样点，并且，100000个采样点需要均存储到存储器中。而通常情况下，计算有效值实现1％的精度已能够满足绝大多数要求，而该精度仅需要每个信号周期具有5000个点即可，经实际验证，过多的采样点并不能够明显提高有效值计算精度，可见，现有AD采样并计算有效值的方法具有以下问题：(1)过多的采样点存储到存储器中，消耗了大量的存储资源；由于数字信号处理器内部存储资源有限，因此，需要占用额外的外部存储资源，增加了***硬件成本；(2)在精度足够的情况下，过多的采样点参与有效值计算，一方面，耗费了数字信号处理器的计算资源；另一方面，对数字信号处理器的性能提出了更高的要求，需要高配置的数字信号处理器才能满足该种计算需求，进一步增加了***硬件成本。原有方法还具有FPGA功耗比较大、可测量频率范围不足的缺点。

发明内容

针对现有技术存在的缺陷，本发明提供一种具有自适应功能的AD采集板卡及采集方法，可有效解决上述问题。

本发明采用的技术方案如下：

本发明提供一种具有自适应功能的AD采集板卡，包括多通道AD采样芯片以及数字信号处理器；所述多通道AD采样芯片与所述数字信号处理器连接；

所述多通道AD采样芯片用于对正弦波信号进行采样，并将采样得到的采样点发送给所述数字信号处理器；

所述数字信号处理器用于：根据所输入的正弦波信号的信号频率，自适应的准确计算出采样间隔；然后，从所述多通道AD采样芯片所上传的采样点中，根据所述采样间隔，选取得到若干个有效采样点；然后，并行执行以下操作：存储所述有效采样点；对一个信号周期包含的有效采样点进行计算，得到正弦波有效值。

优选的，所述数字信号处理器为FPGA。

本发明还提供一种具有自适应功能的AD采集方法，包括以下步骤：

S1，设AD采样芯片共有n个采样通道，分别记为第1采样通道、第2采样通道…第n采样通道；其中，n为自然数；数字信号处理器具有1个有效值计算模块；

S2，当有n路正弦波信号需要被AD采样并计算有效值时，每路正弦波信号的信号频率预先发送给数字信号处理器；设n路正弦波信号依次为：第1路正弦波信号、第2路正弦波信号…第n路正弦波信号；其信号频率对应为：f₁、f₂…f_n；其信号周期对应为：T₁、T₂…T_n；

数字信号处理器预设定一个信号周期所需要有效采样点数量的最大值Zmax，以及，数字信号处理器预设定最小采样间隔t₀；其中，所述最小采样间隔t₀的设定原则为：最小采样间隔t₀＝有效值计算模块计算1次有效值所需时间t_y*n+t_X；其中，t_X为余量时间；

S3，所述数字信号处理器自适应计算出各路正弦波信号的采样间隔，具体计算方法均为：

对于任意的第i路正弦波信号，其信号周期为T_i；其中，i＝1、2…n；采用S3.1-S3.3的方法计算其采样间隔：

S3.1，令j＝1；

S3.2，判断T_i/jt₀是否小于等于Zmax，如果判断结果为是，则第i路正弦波信号的采样间隔t_i＝j*最小采样间隔t₀，并结束对该路正弦波信号采样间隔的计算步骤；如果判断结果为否，则执行S3.3；

S3.3，令j＝j+1，返回S3.2；

由此计算得到各路正弦波信号的采样间隔，其均为最小采样间隔t₀的整数倍，将n路正弦波信号的采样间隔依次记为：采样间隔t₁、采样间隔t₂…采样间隔t_n；

S4，AD采样芯片的n个采样通道以固定频率持续并行对n路正弦波信号进行独立采样；

S5，数字信号处理器对AD采样芯片采集得到的n路采样点进行处理，并计算有效值，具体方法为：

在n路正弦波信号的信号频率均未发生变化时，执行以下步骤：

数字信号处理器以最小采样间隔t₀为循环触发时钟；

(1)初始时刻，进行第1次循环处理过程：即：数字信号处理器首先对第1采样通道的当前采样点进行取样，得到第1-1有效采样点；然后，一方面，将所述第1-1有效采样点存储到第1存储区域的第1位；另一方面，对第1-1有效采样点计算有效值，将有效值结果记为A1，并将A1存储到第2-1存储区域；

然后，数字信号处理器对第2采样通道输送的当前采样点进行取样，得到第2-1有效采样点；然后，一方面，将所述第2-1有效采样点存储到第2存储区域的第1位；另一方面，对第2-1有效采样点计算有效值，将有效值结果记为A2，并将A2存储到第2-2存储区域；

依此类推，直到数字信号处理器对第n采样通道输送的当前采样点进行取样，得到第2-n有效采样点；然后，一方面，将所述第2-n有效采样点存储到第n存储区域的第1位；另一方面，对第2-n有效采样点计算有效值，将有效值结果记为An，并将An存储到第2-n存储区域；

上述总过程所需时间小于但接近最小采样间隔t₀；

(2)从所述初始时刻开始，当经过最小采样间隔t₀后，进行第2次循环处理过程：即：数字信号处理器返回到第1采样通道，判断从前一次对第1采样通道输送的采样点进行取样的时刻至当前时刻所经过的时间间隔是否达到采样间隔t₁；如果达到，则对第1采样通道输送的当前采样点进行取样，得到第1-2有效采样点；然后，一方面，将所述第1-2有效采样点存储到第1存储区域的第2位；另一方面，对第1-2有效采样点计算有效值，其计算方法为：第1-2有效采样点的值与A1进行累积计算，得到的有效值结果记为A2，并用A2更新A1；如果未达到，则对第1采样通道输送的当前采样点不进行任何处理；

然后，采用同样的处理方法，数字信号处理器依次对第2采样通道至第n采样通道进行处理；

(3)从所述初始时刻开始，当经过2倍的最小采样间隔t₀后，进行第3次循环处理过程；如此不断循环，数字信号处理器对n个采样通道输送的采样点，按各自对应的采样间隔，不断进行取样并计算有效值；

其中，对于任意一个第i采样通道，其信号周期为T_i，采样间隔为t_i，则一个信号周期共包括有M＝T_i/t_i+1个有效采样点，依次记为：C₁、C₂…C_M；对第i采样通道有效值计算过程具体为：

S10：当得到第1个有效采样点C₁时，计算得到有效值A1；其中，有效值A1只为中间值；

当得到第2个有效采样点C₂时，将有效采样点C₂和有效值A1进行累积计算，得到有效值A2；有效值A2只为中间值；

依此类推，当得到第一个周期的最后一个有效采样点C_M时，并与A_M-1进行累积计算，得到有效值A_M；此处，有效值A_M不再是中间值，存储A_M；

S20，当经过第一个信号周期后，当后续得到第M+1个有效采样点C_M+1后，此时，通过C₂…C_M、C_M+1这M个有效采样点的值计算有效值A_M+1；此处，有效值A_M+1不再是中间值，存储A_M+1；

当后续得到第M+2个有效采样点C_M+2后，此时，通过C₃…C_M+1、C_M+2这M个有效采样点的值计算有效值A_M+2；此处，有效值A_M+2不再是中间值，存储A_M+2；

依此类推，只要第i采样通道的信号频率不发生变化时，不断计算并得到有效值，最终得到多个有效值；

S30，在任意时刻，当第i采样通道的信号频率发生变化时，采样间隔自适应变化，将信号频率发生变化后的第1个有效采样点记为C₁，然后，返回S10，循环S10-S20。

本发明提供的具有自适应功能的AD采集板卡及采集方法具有以下优点：

(1)预设计采样点数Zmax，以及，不同信号频率的各个正弦波信号共用同一个有效值计算模块，从而在保证有效值计算精度的前提下，有效节约了数字信号处理器的资源，降低了数字信号处理器的实现功能以及成本。(2)本发明可测量频率范围小至0.001HZ，尤其适用于小频率正弦波测量，可以计算微小频率有效值；一个周期以后每个采样点输出一次有效值；不用片外RAM；计算精度高；功耗低；节约FPGA资源，降低硬件成本。

附图说明

图1为本发明提供的具有自适应功能的AD采集板卡的结构示意图；

具体实施方式

以下结合附图对本发明进行详细说明：

本发明提供一种具有自适应功能的AD采集板卡，采用全波傅里叶算法计算正弦波的有效值。每个板卡可以计算12路通道的有效值，每个通道的频率可以各不相同，可以为0到100HZ的任意频率正弦波；然后根据频率大小和信号处理器内部的RAM资源，同时兼顾计算有效值的精度，自适应出采样的间隔。

如图1所示，为AD采集板卡的结构示意图，包括多通道AD采样芯片以及数字信号处理器；

所述多通道AD采样芯片与所述数字信号处理器连接；所述多通道AD采样芯片用于对正弦波信号进行采样，并将采样得到的采样点发送给所述数字信号处理器；

所述数字信号处理器用于：根据所输入的正弦波信号的信号频率，自适应的准确计算出采样间隔；然后，从所述多通道AD采样芯片所上传的采样点中，根据所述采样间隔，选取得到若干个有效采样点；然后，并行执行以下操作：存储所述有效采样点；对一个信号周期包含的有效采样点进行计算，得到正弦波有效值。实际应用中，数字信号处理器可采用FPGA，如，采用ALTERA公司的cyclone系列芯片。AD采样芯片可采用2片6通道高速并行芯片。

基于上述AD采集板卡，本发明还提供一种具有自适应功能的AD采集方法，包括以下步骤：

S1，设AD采样芯片共有n个采样通道，分别记为第1采样通道、第2采样通道…第n采样通道；其中，n为自然数；数字信号处理器具有1个有效值计算模块；

S2，当有n路正弦波信号需要被AD采样并计算有效值时，每路正弦波信号的信号频率预先发送给数字信号处理器；设n路正弦波信号依次为：第1路正弦波信号、第2路正弦波信号…第n路正弦波信号；其信号频率对应为：f₁、f₂…f_n；其信号周期对应为：T₁、T₂…T_n；

数字信号处理器预设定一个信号周期所需要有效采样点数量的最大值Zmax，以及，数字信号处理器预设定最小采样间隔t₀；其中，所述最小采样间隔t₀的设定原则为：最小采样间隔t₀＝有效值计算模块计算1次有效值所需时间t_y*n+t_X；其中，t_X为余量时间；

S3，所述数字信号处理器自适应计算出各路正弦波信号的采样间隔，具体计算方法均为：

对于任意的第i路正弦波信号，其信号周期为T_i；其中，i＝1、2…n；采用S3.1-S3.3的方法计算其采样间隔：

S3.1，令j＝1；

S3.2，判断T_i/jt₀是否小于等于Zmax，如果判断结果为是，则第i路正弦波信号的采样间隔t_i＝j*最小采样间隔t₀，并结束对该路正弦波信号采样间隔的计算步骤；如果判断结果为否，则执行S3.3；

S3.3，令j＝j+1，返回S3.2；

由此计算得到各路正弦波信号的采样间隔，其均为最小采样间隔t₀的整数倍，将n路正弦波信号的采样间隔依次记为：采样间隔t₁、采样间隔t₂…采样间隔t_n；

S4，AD采样芯片的n个采样通道以固定频率持续并行对n路正弦波信号进行独立采样；

S5，数字信号处理器对AD采样芯片采集得到的n路采样点进行处理，并计算有效值，具体方法为：

在n路正弦波信号的信号频率均未发生变化时，执行以下步骤：

数字信号处理器以最小采样间隔t₀为循环触发时钟；

(1)初始时刻，进行第1次循环处理过程：即：数字信号处理器首先对第1采样通道的当前采样点进行取样，得到第1-1有效采样点；然后，一方面，将所述第1-1有效采样点存储到第1存储区域的第1位；另一方面，对第1-1有效采样点计算有效值，将有效值结果记为A1，并将A1存储到第2-1存储区域；

然后，数字信号处理器对第2采样通道输送的当前采样点进行取样，得到第2-1有效采样点；然后，一方面，将所述第2-1有效采样点存储到第2存储区域的第1位；另一方面，对第2-1有效采样点计算有效值，将有效值结果记为A2，并将A2存储到第2-2存储区域；

依此类推，直到数字信号处理器对第n采样通道输送的当前采样点进行取样，得到第2-n有效采样点；然后，一方面，将所述第2-n有效采样点存储到第n存储区域的第1位；另一方面，对第2-n有效采样点计算有效值，将有效值结果记为An，并将An存储到第2-n存储区域；

上述总过程所需时间小于但接近最小采样间隔t₀；

(2)从所述初始时刻开始，当经过最小采样间隔t₀后，进行第2次循环处理过程：即：数字信号处理器返回到第1采样通道，判断从前一次对第1采样通道输送的采样点进行取样的时刻至当前时刻所经过的时间间隔是否达到采样间隔t₁；如果达到，则对第1采样通道输送的当前采样点进行取样，得到第1-2有效采样点；然后，一方面，将所述第1-2有效采样点存储到第1存储区域的第2位；另一方面，对第1-2有效采样点计算有效值，其计算方法为：第1-2有效采样点的值与A1进行累积计算，得到的有效值结果记为A2，并用A2更新A1；如果未达到，则对第1采样通道输送的当前采样点不进行任何处理；

然后，采用同样的处理方法，数字信号处理器依次对第2采样通道至第n采样通道进行处理；

(3)从所述初始时刻开始，当经过2倍的最小采样间隔t₀后，进行第3次循环处理过程；如此不断循环，数字信号处理器对n个采样通道输送的采样点，按各自对应的采样间隔，不断进行取样并计算有效值；

其中，对于任意一个第i采样通道，其信号周期为T_i，采样间隔为t_i，则一个信号周期共包括有M＝T_i/t_i+1个有效采样点，依次记为：C₁、C₂…C_M；对第i采样通道有效值计算过程具体为：

S10：当得到第1个有效采样点C₁时，计算得到有效值A1；其中，有效值A1只为中间值；

当得到第2个有效采样点C₂时，将有效采样点C₂和有效值A1进行累积计算，得到有效值A2；有效值A2只为中间值；

依此类推，当得到第一个周期的最后一个有效采样点C_M时，并与A_M-1进行累积计算，得到有效值A_M；此处，有效值A_M不再是中间值，存储A_M；

S20，当经过第一个信号周期后，当后续得到第M+1个有效采样点C_M+1后，此时，通过C₂…C_M、C_M+1这M个有效采样点的值计算有效值A_M+1；此处，有效值A_M+1不再是中间值，存储A_M+1；

当后续得到第M+2个有效采样点C_M+2后，此时，通过C₃…C_M+1、C_M+2这M个有效采样点的值计算有效值A_M+2；此处，有效值A_M+2不再是中间值，存储A_M+2；

依此类推，只要第i采样通道的信号频率不发生变化时，不断计算并得到有效值，最终得到多个有效值；

S30，在任意时刻，当第i采样通道的信号频率发生变化时，采样间隔自适应变化，将信号频率发生变化后的第1个有效采样点记为C₁，然后，返回S10，循环S10-S20。

上述处理的主要原理是：

数字信号处理器仅设置一个有效值计算模块，通过1个有效值计算模块，顺次对各个采样通道提取到的有效采样点计算有效值，为保证在对各通道有效值计算时，不出现各通道冲突，需要设置一个最小采样间隔t₀，使最小采样间隔t₀时间大于有效值计算模块对所有通道计算1次有效值所需的时间；

然后，数字信号处理器根据每个采样通道的信号频率，自适应计算出每个采样通道的采样间隔，计算采样间隔的原则为:在该采样间隔下，该正弦波信号在一个周期中抽取的有效采样点数量尽可能接近但不超过预设值Zmax，保证在满足有效值计算精度的前提下，处理尽可能少的采样点，节约有效值计算所耗费的资源；

另外，为保证1个有效值计算模块能够顺次对各个不同频率的有效采样点进行有效值计算，需要使各个采样通道的采样间隔为最小采样间隔t₀的整数倍。

另外，对于每个采样通道，在进行有效值计算时，在第一个信号周期，只可以累积计算得到一个正确的有效值；在后续过程中，每得到一个有效采样点，该有效采样点即可和前面N-1个有效采样点综合计算得到1个正确的有效值；其中，N为每个信号周期的有效采样点数；而不需要如现有技术中，每个独立的信号周期才能计算得到一个有效采样点，从而提高了有效值的计算数量，最终提高了有效值的计算精度，增强了有效值计算的实时性。

经验证，本发明能够在没有外部SRAM的情况下，根据输入的各路正弦波信号的频率自适应的准确计算出有效值，并且，输入正弦波频率范围在0-100HZ，计算有效值精度在1％以内。

由此可见，本发明提供的具有自适应功能的AD采集板卡及采集方法，具有以下优点：(1)预设计采样点数Zmax，以及，不同信号频率的各个正弦波信号共用同一个有效值计算模块，从而在保证有效值计算精度的前提下，有效节约了数字信号处理器的资源，降低了数字信号处理器的实现功能以及成本。(2)本发明可测量频率范围小至0.001HZ，尤其适用于小频率正弦波测量，可以计算微小频率有效值；一个周期以后每个采样点输出一次有效值；不用片外RAM；计算精度高；功耗低；节约FPGA资源，降低硬件成本。

以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视本发明的保护范围。

Claims (2)

1.一种应用具有自适应功能的AD采集板卡的具有自适应功能的AD采集方法，其特征在于，应用具有自适应功能的AD采集板卡包括多通道AD采样芯片以及数字信号处理器；所述多通道AD采样芯片与所述数字信号处理器连接；

所述多通道AD采样芯片用于对正弦波信号进行采样，并将采样得到的采样点发送给所述数字信号处理器；

所述数字信号处理器用于：根据所输入的正弦波信号的信号频率，自适应的准确计算出采样间隔；然后，从所述多通道AD采样芯片所上传的采样点中，根据所述采样间隔，选取得到若干个有效采样点；然后，并行执行以下操作：存储所述有效采样点；对一个信号周期包含的有效采样点进行计算，得到正弦波有效值；

具有自适应功能的AD采集方法包括以下步骤：

S1，设AD采样芯片共有n个采样通道，分别记为第1采样通道、第2采样通道…第n采样通道；其中，n为自然数；数字信号处理器具有1个有效值计算模块；

S2，当有n路正弦波信号需要被AD采样并计算有效值时，每路正弦波信号的信号频率预先发送给数字信号处理器；设n路正弦波信号依次为：第1路正弦波信号、第2路正弦波信号…第n路正弦波信号；其信号频率对应为：f₁、f₂…f_n；其信号周期对应为：T₁、T₂…T_n；

数字信号处理器预设定一个信号周期所需要有效采样点数量的最大值Zmax，以及，数字信号处理器预设定最小采样间隔t₀；其中，所述最小采样间隔t₀的设定原则为：最小采样间隔t₀＝有效值计算模块计算1次有效值所需时间t_y*n+t_X；其中，t_X为余量时间；

S3，所述数字信号处理器自适应计算出各路正弦波信号的采样间隔，具体计算方法均为：

对于任意的第i路正弦波信号，其信号周期为T_i；其中，i＝1、2…n；采用S3.1-S3.3的方法计算其采样间隔：

S3.1，令j＝1；

S3.2，判断T_i/jt₀是否小于等于Zmax，如果判断结果为是，则第i路正弦波信号的采样间隔t_i＝j*最小采样间隔t₀，并结束对该路正弦波信号采样间隔的计算步骤；如果判断结果为否，则执行S3.3；

S3.3，令j＝j+1，返回S3.2；

由此计算得到各路正弦波信号的采样间隔，其均为最小采样间隔t₀的整数倍，将n路正弦波信号的采样间隔依次记为：采样间隔t₁、采样间隔t₂…采样间隔t_n；

S4，AD采样芯片的n个采样通道以固定频率持续并行对n路正弦波信号进行独立采样；

S5，数字信号处理器对AD采样芯片采集得到的n路采样点进行处理，并计算有效值，具体方法为：

在n路正弦波信号的信号频率均未发生变化时，执行以下步骤：

数字信号处理器以最小采样间隔t₀为循环触发时钟；

(1)初始时刻，进行第1次循环处理过程：即：数字信号处理器首先对第1采样通道的当前采样点进行取样，得到第1-1有效采样点；然后，一方面，将所述第1-1有效采样点存储到第1存储区域的第1位；另一方面，对第1-1有效采样点计算有效值，将有效值结果记为A1，并将A1存储到第2-1存储区域；

然后，数字信号处理器对第2采样通道输送的当前采样点进行取样，得到第2-1有效采样点；然后，一方面，将所述第2-1有效采样点存储到第2存储区域的第1位；另一方面，对第2-1有效采样点计算有效值，将有效值结果记为A2，并将A2存储到第2-2存储区域；

依此类推，直到数字信号处理器对第n采样通道输送的当前采样点进行取样，得到第2-n有效采样点；然后，一方面，将所述第2-n有效采样点存储到第n存储区域的第1位；另一方面，对第2-n有效采样点计算有效值，将有效值结果记为An，并将An存储到第2-n存储区域；

上述进行第1次循环处理过程所需时间小于但接近最小采样间隔t₀；

(2)从所述初始时刻开始，当经过最小采样间隔t₀后，进行第2次循环处理过程：即：数字信号处理器返回到第1采样通道，判断从前一次对第1采样通道输送的采样点进行取样的时刻至当前时刻所经过的时间间隔是否达到采样间隔t₁；如果达到，则对第1采样通道输送的当前采样点进行取样，得到第1-2有效采样点；然后，一方面，将所述第1-2有效采样点存储到第1存储区域的第2位；另一方面，对第1-2有效采样点计算有效值，其计算方法为：第1-2有效采样点的值与A1进行累积计算，得到的有效值结果记为A2，并用A2更新A1；如果未达到，则对第1采样通道输送的当前采样点不进行任何处理；

然后，采用同样的处理方法，数字信号处理器依次对第2采样通道至第n采样通道进行处理；

(3)从所述初始时刻开始，当经过2倍的最小采样间隔t₀后，进行第3次循环处理过程；如此不断循环，数字信号处理器对n个采样通道输送的采样点，按各自对应的采样间隔，不断进行取样并计算有效值；

其中，对于任意一个第i采样通道，其信号周期为T_i，采样间隔为t_i，则一个信号周期共包括有M＝T_i/t_i+1个有效采样点，依次记为：C₁、C₂…C_M；对第i采样通道有效值计算过程具体为：

S10：当得到第1个有效采样点C₁时，计算得到有效值A1；其中，有效值A1只为中间值；

当得到第2个有效采样点C₂时，将有效采样点C₂和有效值A1进行累积计算，得到有效值A2；有效值A2只为中间值；

依此类推，当得到第一个周期的最后一个有效采样点C_M时，并与A_M-1进行累积计算，得到有效值A_M；此处，有效值A_M不再是中间值，存储A_M；

S20，当经过第一个信号周期后，当后续得到第M+1个有效采样点C_M+1后，此时，通过C₂…C_M、C_M+1这M个有效采样点的值计算有效值A_M+1；此处，有效值A_M+1不再是中间值，存储A_M+1；

当后续得到第M+2个有效采样点C_M+2后，此时，通过C₃…C_M+1、C_M+2这M个有效采样点的值计算有效值A_M+2；此处，有效值A_M+2不再是中间值，存储A_M+2；

依此类推，只要第i采样通道的信号频率不发生变化时，不断计算并得到有效值，最终得到多个有效值；

S30，在任意时刻，当第i采样通道的信号频率发生变化时，采样间隔自适应变化，将信号频率发生变化后的第1个有效采样点记为C₁，然后，返回S10，循环S10-S20。

2.根据权利要求1所述的应用具有自适应功能的AD采集板卡的具有自适应功能的AD采集方法，其特征在于，所述数字信号处理器为FPGA。