CN104796634B - 一种用于超大面阵cmos图像传感器的像元偏置电路及控制方法 - Google Patents

Abstract

本发明公开了一种用于超大面阵CMOS图像传感器的像元偏置电路及控制方法，目的在于：降低地线寄生电阻对像元偏置电流精度及一致性影响，同时降低像元漏电流及列线寄生电容对行FPN的影响，所采用的技术方案为：包括依次连接的第一级偏置电流产生电路、第二级偏置电流产生电路和第三级偏置电流产生电路，第一级偏置电流产生电路、第二级偏置电流产生电路和第三级偏置电流产生电路均采用两条等值电流输入的高摆幅共源共栅结构，第一级偏置电流产生电路、第二级偏置电流产生电路和第三级偏置电流产生电路的内部均采用电压传输的方式，第一级偏置电流产生电路、第二级偏置电流产生电路和第三级偏置电流产生电路两两之间采用电流传输的方式。

Description

一种用于超大面阵CMOS图像传感器的像元偏置电路及控制 方法

技术领域

本发明属于CMOS图像传感器技术领域，具体涉及一种用于超大面阵CMOS 图像传感器的像元偏置电路及控制方法。

背景技术

在主流的CMOS图像传感器中，像元结构主要采用源极跟随器作为输出器件，像元偏置电路作为源极跟随器的电流源负载，为像元阵列提供高精度且一致性高的列电流，确保像元阵列正常稳定工作。在小规模的CMOS图像传感器中，至今报道精度最高的是电压通路模式共源共栅结构像元偏置电路。然而，在千万像素级及以上的CMOS图像传感器中，由于像元偏置电路功耗上升及地线寄生电阻增大，沟道长度调制效应严重影响了像元偏置电路的输出电流相对精度，使得电压通路模式下像元偏置电路不同列输出的电流一致性差，图像传感器的列固定模式噪声(FPN)难以降低。另外，在具有几千甚至上万行像元的CMOS图像传感器中，几十kΩ级的列线寄生电阻及pF级的寄生电容严重限制了列线的建立及关断速度，且pA级的行选开关漏电流成为限制图像传感器行FPN的主要因素之一。

图1是传统像元阵列及其偏置电路示意图，以N＝64列像元阵列为例，其中像元偏置电路100包含偏置电压产生电路103和电压传输模式的共源共栅电流产生电路104-167。偏置电压产生电路103将电流源101输入的两路电流转换为偏置电压，经电压传输，共源共栅电流产生电路104-167产生输出电流，作为像元阵列102的静态工作电流。

图2为考虑地线寄生电阻后的纯电压传输共源共栅像元偏置电路，偏置电压产生电路包括NMOS管168-170，其中NMOS管168将第一路输入电流转换为偏置电压V_H，NMOS管169、170将第二路输入电流转换为偏置电压V_L，共源共栅电流产生电路将偏置电压转换为电流输出，包括共栅管171-234和共源管 235-298，其中共栅管接偏置电压V_H，共源管接偏置电压V_L。若像元偏置电路用于大面阵像元如N远大于64时，地线寄生电阻299-352会产生压降，使共源管 235-298的栅源电压存在较大差异，导致输出的各路电流I_OUT差异大，各路输出电流一致性差。

图3为考虑像元列线寄生后的M行像元、像元偏置电路及采样保持电路示意图，以M＝64为例，其中，像元353-416的输出由列总线547连接。寄生电阻 417-480和寄生电容481-544为单位像元宽度下金属列总线547的寄生，列总线 547的输出端连接至采样开关545和采样电容546。当M远大于64时，像元的行选开关即使断开，其较大的漏电流也会在列线寄生电容481-544上存储一定电荷，且不同行其存储电荷数量不一致，成为图像传感器行FPN的主要因素之一。

发明内容

为了解决现有技术中的问题，本发明提出一种能够降低地线寄生电阻对像元偏置电流精度及一致性影响，同时降低像元漏电流及列线寄生电容对行FPN的影响的用于超大面阵CMOS图像传感器的高速高精度像元偏置电路及控制方法。

为了实现以上目的，本发明所采用的技术方案为：一种用于超大面阵CMOS 图像传感器的像元偏置电路，包括依次连接的第一级偏置电流产生电路、第二级偏置电流产生电路和第三级偏置电流产生电路，第一级偏置电流产生电路连接有两路的电流源，所述的第一级偏置电流产生电路、第二级偏置电流产生电路和第三级偏置电流产生电路均采用两条等值电流输入的高摆幅共源共栅结构，第一级偏置电流产生电路和第二级偏置电流产生电路均采用PMOS输出，第三级偏置电流产生电路采用NMOS输出；所述的第一级偏置电流产生电路、第二级偏置电流产生电路和第三级偏置电流产生电路的内部均采用电压传输的方式，第一级偏置电流产生电路、第二级偏置电流产生电路和第三级偏置电流产生电路两两之间采用电流传输的方式。

所述的第一级偏置电流产生电路的输入为两路电流信号，输出为2n路等值电流信号，并连接n个第二级偏置电流产生电路；每个第二级偏置电流产生电路的输出为2m路等值电流信号，并连接m个第三级偏置电流产生电路；每个第三级偏置电流产生电路的输出为2l路等值电流信号，从而实现n×m×l路等值电流信号的输出。

所述的第一级偏置电流产生电路和第二级偏置电流产生电路的输入端上均设置有全局控制开关，在第一级偏置电流产生电路中，全局控制开关的漏极为输入端，栅极连接全局时序控制电路，源极接高摆幅共源共栅结构的偏置电压产生的栅端；在第二级偏置电流产生电路中，全局控制开关的漏极连接第一级偏置电流产生电路的输出PMOS的漏极，栅极连接全局时序控制电路，源极连接高摆幅共源共栅结构的偏置电压产生的栅端。

所述的第一级偏置电流产生电路、第二级偏置电流产生电路和第三级偏置电流产生电路的NMOS电压传输偏置点与地线之间均设置有NMOS电荷泄放开关，所述的NMOS电荷泄放开关的漏极连接NMOS共源共栅结构产生偏置电压的栅极，栅极连接时序控制电路，源极连接地电平。

所述的第一级偏置电流产生电路和第二级偏置电流产生电路的PMOS电压传输偏置点与电源线之间均设置有PMOS电荷泄放开关，所述的PMOS电荷泄放开关的源极连接电源电压，栅极连接全局时序控制电路，漏极连接PMOS共源共栅结构产生偏置电压的栅极。

所述的第三级偏置电流产生电路的NMOS输出与像元列线之间设置有 NMOS列控制开关，NMOS列控制开关的漏极连接像元阵列列线，栅极连接列控制电路，源极连接第三级偏置电流产生电路的输出。

所述的第三级偏置电流产生电路的像元列线与地线之间设置有NMOS预放电开关，NMOS预放电开关的漏极连接像元阵列列线，栅极连接预放电时序控制电路，源极连接地电平。

所述的PMOS电荷泄放开关的控制时序与所述全局控制开关的控制时序一致，所述NMOS电荷泄放开关的控制时序与所述全局控制开关的控制时序相反。

所述的NMOS预放电开关在每次采样开关打开之前短暂闭合。

一种用于超大面阵CMOS图像传感器的像元偏置电路的控制方法，包括：控制所述的全局控制开关在第一时刻从断开状态切换至闭合状态，所述的PMOS 电荷泄放开关的控制时序与所述的全局控制开关的控制时序一致，所述的NMOS 电荷泄放开关的控制时序为所述的全局控制开关控制时序的反信号；

控制所述的NMOS列控制开关在第二时刻从断开状态切换至闭合状态，所述的第二时刻晚于第一时刻；

控制所述的NMOS预放电开关在第三时刻从断开状态切换至闭合状态，并在第四时刻从闭合状态切换至断开状态，第五时刻开始采样，待采样完成后，所述的NMOS列控制开关从闭合状态切换至断开状态，所述的第三时刻晚于第二时刻，第四时刻晚于第三时刻，第五时刻晚于第四时刻。

与现有技术相比，本发明的电路采用三级转换来实现大面阵下的像元偏置，第一级为短距离电压传输，采用高摆幅共源共栅结构，即输入为两路电流信号，，共源共栅结构具有较高摆幅，满足低电源电压设计要求。第一级偏置电流产生电路与第二级偏置电流产生电路之间采用电流传输，由于电流传输可以满足长距离传输对信号的精度要求，所以第一级偏置电流产生电路与第二级偏置电流产生电路可以在芯片版图上存在较大的物理间距。第二级偏置电流产生电路为短距离电压传输，采用高摆幅共源共栅结构，输入两路等值电流信号，这两路电流信号即为第一级偏置电流产生电路输出的电流信号经长距离的传输而得到，第一级偏置电流产生电路输出可同时为第二级偏置电流产生电路的电流输入，每个第二级偏置电流产生电路输出等值电流信号。第二级偏置电流产生电路与第三级偏置电流产生电路之间采用电流传输，故第二级偏置电流产生电路与第三级偏置电流产生电路可以在版图上相距较远，实现长距离高精度的电流信号传输。第三级偏置电流产生电路为短距离电压传输，采用高摆幅共源共栅结构，输入两路等值电流信号，这两路电流信号即为第二级偏置电流产生电路输出的电流信号经长距离传输而得到，每个第二级偏置电流产生电路可同时为第三级偏置电流产生电路提供高精度电流输入，每个第三级偏置电流产生电路输出等值电流信号。在短距离的信号传输中，电压传输可以满足高精度要求，大面阵导致的长距离信号线在传输电流时，电流值始终不变，即电压通路适合于短距离的信号传输，电流通路适合于远距离的信号传输。该像元偏置电路可以采用短距离电压传输，长距离电流传输，分级实现来确保转换精度及一致性要求。本发明的电路采用电流通路-电压通路相结合的三级分步模式，能够共高精度高一致性的电流输出，为N列像元提供稳定可靠的静态偏置电流，能够降低地线寄生电阻对像元偏置电流精度及一致性的影响。

进一步，第一级偏置电流产生电路的输入为两路电流信号，输出为2n路等值电流信号，并连接n个第二级偏置电流产生电路；每个第二级偏置电流产生电路的输出为2m路等值电流信号，并连接m个第三级偏置电流产生电路；每个第三级偏置电流产生电路的输出为2l路等值电流信号，从而实现n×m×l路等值电流信号的输出，为N列像元提供稳定可靠的静态偏置电流。

更进一步，第一级偏置电流产生电路和第二级偏置电流产生电路的输入端上均设置有全局控制开关，能够控制本发明的偏置电路的工作与否。

更进一步，第一级偏置电流产生电路、第二级偏置电流产生电路和第三级偏置电流产生电路的NMOS电压传输偏置点与地线之间均设置有NMOS电荷泄放开关，第一级偏置电流产生电路和第二级偏置电流产生电路的PMOS电压传输偏置点与电源线之间均设置有PMOS电荷泄放开关，能够加速电路关断速度并提高电路的可靠性。

更进一步，第三级偏置电流产生电路的输出与像元列线之间设置一个NMOS 列控制开关来实现对像元列的控制，在非读出阶段断开NMOS列控制开关，能够有效降低像元阵列工作功耗。

更进一步，第三级偏置电流产生电路的像元列线与地线之间设置有NMOS 预放电开关，在每一次像元读出数据之前短暂闭合NMOS预放电开关，确保列线电平在每次输出数据之前固定，能够有效降低行FPN。

更进一步，NMOS预放电开关在每次采样开关打开之前短暂闭合，NMOS 电荷泄放开关的控制时序为全局控制开关时序的反信号，PMOS电荷泄放开关的控制时序与全局控制开关的时序一致，使得偏置电路在关断时，NMOS及PMOS 寄生栅电容上存储的电荷能快速泄放到地线或电源线，确保电路稳定关断， NMOS列控制开关在整个读出阶段闭合。

本发明的控制方法通过控制PMOS电荷泄放开关、NMOS电荷泄放开关、全局控制开关、NMOS列控制开关和预放电开关的时序，能够降低地线寄生电阻对像元偏置电流精度及一致性的影响，同时降低像元漏电流及列线寄生电容对行FPN的影响。

附图说明

图1是像元阵列及其偏置电路示意图；

图2是带地线寄生电阻的传统纯电压传输共源共栅像元偏置电路图；

图3是带列线寄生的M行像元、单列像元偏置电路及采样保持电路示意图；

图4是本发明的像元偏置电路框图；

图5A是第一级偏置电流产生电路图；

图5B是第二级偏置电流产生电路图；

图5C是第三级偏置电流产生电路图；

图6是本发明的像元偏置电路时序设计图；

其中，100为像元偏置电路、101为电流源、102为像元阵列、103为偏置电压产生电路、104-167为共源共栅电流产生电路、168-170为NMOS管、171-234 为共栅管、235-298为共源管、299-352地线寄生电阻、353-416为像元、417-480 寄生电阻、481-544为寄生电容、545为采样开关、546为采样电容、547为列总线、548为第一级偏置电流产生电路、549为第二级偏置电流产生电路、550为第三级偏置电流产生电路、551为NMOS电荷泄放开关、552为PMOS电荷泄放开关、553为全局控制开关、554为NMOS列控制开关、555为NMOS预放电开关。

具体实施方式

下面结合实施例对本发明作进一步说明。

参见图4，本发明的像元偏置电路包括依次连接的第一级偏置电流产生电路 548、第二级偏置电流产生电路549和第三级偏置电流产生电路550，第一级偏置电流产生电路548连接有两路的电流源101，所述的第一级偏置电流产生电路548、第二级偏置电流产生电路549和第三级偏置电流产生电路550均采用两条等值电流输入的高摆幅共源共栅结构，第一级偏置电流产生电路548和第二级偏置电流产生电路549均采用PMOS输出，第三级偏置电流产生电路550采用 NMOS输出；所述的第一级偏置电流产生电路548、第二级偏置电流产生电路549 和第三级偏置电流产生电路550的内部均采用电压传输的方式，第一级偏置电流产生电路548、第二级偏置电流产生电路549和第三级偏置电流产生电路550两两之间采用电流传输的方式。所述的第一级偏置电流产生电路548的输入为两路电流信号，输出为2n路等值电流信号，并连接n个第二级偏置电流产生电路549；每个第二级偏置电流产生电路549的输出为2m路等值电流信号，并连接m个第三级偏置电流产生电路550；每个第三级偏置电流产生电路550的输出为2l路等值电流信号，从而实现n×m×l路等值电流信号的输出。

参见图5A和图5B，第一级偏置电流产生电路548和第二级偏置电流产生电路549的输入端上均设置有全局控制开关553，在第一级偏置电流产生电路548 中，全局控制开关553的漏极为输入端，栅极连接全局时序控制电路，源极接高摆幅共源共栅结构的偏置电压产生的栅端；在第二级偏置电流产生电路549中，全局控制开关553的漏极连接第一级偏置电流产生电路548的输出PMOS的漏极，栅极连接全局时序控制电路，源极连接高摆幅共源共栅结构的偏置电压产生的栅端。

参见图5A、图5B和图5C，第一级偏置电流产生电路548、第二级偏置电流产生电路549和第三级偏置电流产生电路550的NMOS电压传输偏置点与地线之间均设置有NMOS电荷泄放开关551，所述的NMOS电荷泄放开关551的漏极连接NMOS共源共栅结构产生偏置电压的栅极，栅极连接时序控制电路，源极连接地电平。

参见图5A和图5B，第一级偏置电流产生电路548和第二级偏置电流产生电路549的PMOS电压传输偏置点与电源线之间均设置有PMOS电荷泄放开关 552，所述的PMOS电荷泄放开关552的源极连接电源电压，栅极连接全局时序控制电路，漏极连接PMOS共源共栅结构产生偏置电压的栅极。

参见图5C，第三级偏置电流产生电路550的NMOS输出与像元列线之间设置有NMOS列控制开关554，NMOS列控制开关554的漏极连接像元阵列列线，栅极连接列控制电路，源极连接第三级偏置电流产生电路的输出。

参见图5C，第三级偏置电流产生电路550的像元列线与地线之间设置有 NMOS预放电开关555，NMOS预放电开关555的漏极连接像元阵列列线，栅极连接预放电时序控制电路，源极连接地电平。

参见图6，PMOS电荷泄放开关552的控制时序与所述全局控制开关553的控制时序一致，所述NMOS电荷泄放开关551的控制时序与所述全局控制开关 553的控制时序相反。NMOS预放电开关555在每次采样开关545打开之前短暂闭合。

参见图6，本发明像元偏置电路的控制方法，包括：控制所述的全局控制开关553在第一时刻从断开状态切换至闭合状态，所述的PMOS电荷泄放开关552 的控制时序与所述的全局控制开关553的控制时序一致，所述的NMOS电荷泄放开关551的控制时序为所述的全局控制开关553控制时序的反信号；

控制所述的NMOS列控制开关554在第二时刻从断开状态切换至闭合状态，所述的第二时刻晚于第一时刻；

控制所述的NMOS预放电开关555在第三时刻从断开状态切换至闭合状态，并在第四时刻从闭合状态切换至断开状态，第五时刻开始采样，待采样完成后，所述的NMOS列控制开关554从闭合状态切换至断开状态，所述的第三时刻晚于第二时刻，第四时刻晚于第三时刻，第五时刻晚于第四时刻。

在像元的列数为N时，像元偏置电路需要为每一列像元提供精度及一致性满足一定要求的偏置电流。当N较大时，传统的电压通路共源共栅偏置电路难以满足精度及一致性的要求。针对这个问题，本发明是基于这样的发现：在短距离的信号传输中，电压传输可以满足高精度要求，大面阵导致的长距离信号线在传输电流时，电流值始终不变，即电压通路适合于短距离的信号传输，电流通路适合于远距离的信号传输。

本发明的像元偏置电路采用短距离电压传输，长距离电流传输，分级实现来确保转换精度及一致性要求。本发明采用三级转换来实现大面阵下的像元偏置电路。第一级偏置电流产生电路548为短距离电压传输，采用高摆幅共源共栅结构，即输入为两路电流信号，输出2n路等值电流信号。改进的共源共栅结构具有较高摆幅，满足低电源电压设计要求。第一级偏置电流产生电路548与第二级偏置电流产生电路549之间采用电流传输，由于电流传输可以满足长距离传输对信号的精度要求，所以第一级偏置电流产生电路548与第二级偏置电流产生电路549 可以在芯片版图上存在较大的物理间距。第二级偏置电流产生电路549为短距离电压传输，采用改进的共源共栅结构，输入两路等值电流信号，这两路电流信号即为第一级输出的电流信号经长距离的传输而得到，第一级输出可同时为n个第二级短距离电压通路模块提供高精度的电流输入，每个第二级偏置电流产生电路 549输出2m路等值电流信号。第二级偏置电流产生电路549与第三级偏置电流产生电路550之间采用电流传输，故第二级偏置电流产生电路549与第三级偏置电流产生电路550可以在版图上相距较远，实现长距离高精度的电流信号传输。第三级偏置电流产生电路550为短距离电压传输，采用改进的共源共栅结构，输入两路等值电流信号，这两路电流信号即为第二级输出的电流信号经长距离传输而得到，每个第二级偏置电流产生电路549可同时为m个第三级偏置电流产生电路550提供高精度电流输入，每个第三级偏置电流产生电路550输出2l路电流信号。电流通路-电压通路相结合的三级分步模式可共实现N＝n×m×l路高精度高一致性的电流输出，为N列像元提供稳定可靠的静态偏置电流。

在三级短距离的电压通路模块中，多路NMOS管/PMOS管的栅极短接在同一个偏置电平上，在NMOS管的栅极与地线之间加入一个NMOS电荷泄放开关 551开关，在PMOS管得栅极与地线之间加入一个PMOS电荷泄放开关552，用于实现全局关断时栅极寄生电容上的电荷快速泄放。

在第三级偏置电流产生电路的输出与像元列线之间，设置NMOS列控制开关554来实现对像元列的控制，在非读出阶段断开NMOS列控制开关554，可以有效降低像元阵列工作功耗。另外，像元列线与地线之间设置NMOS预放电开关555，在每一次像元读出数据之前短暂闭合NMOS预放电开关555，确保列线电平在每次输出数据之前固定，以有效降低行FPN。

根据上述思想实现的电路框图如图4所示。它是在图2所示的传统纯电压通路像元偏置电路的基础上进行改进，包括第一级短距离电压传输共源共栅电流产生电路548、第二级短距离电压传输共源共栅电流产生电路549、第三级短距离电压传输共源共栅电流产生电路550，其中第一级与第二级之间采用电流传输，第二级与第三级之间采用电流传输，而各级内部采用电压传输。具体的三级电路分别如图5A、图5B和图5C所示。在每一级设计了NMOS管的电荷泄放开关551和PMOS管得电荷泄放开关552，另外，增加了全局控制开关553、第三级的列控制开关554和预放电开关555。预放电电路的时序设计如图6所示。预放电开关555在采样开关每次导通之前短暂为高。

本发明的电路实现方案如图4所示，与图2所示传统纯电压传输共源共栅像元偏置电路不同，本发明的电路采用电压传输和电流传输相结合的共源共栅分级实现结构。各级具体的电路如图5A、图5B和图5C所示，新结构的像元偏置电路多了NMOS预放电电路555、NMOS电荷泄放开关551、PMOS电荷泄放开关 552、全局控制开关553及第三级输出NMOS列控制开关554。NMOS预放电开关555在每次采样开关545打开之前短暂闭合。NMOS电荷泄放开关551的控制时序为全局控制开关553的时序的反信号，PMOS电荷泄放开关552的控制时序与全局控制开关553的时序一致，使得偏置电路在关断时，NMOS及PMOS寄生栅电容上存储的电荷能快速泄放到地线/电源线，确保电路稳定关断，NMOS 列控制开关554在整个读出阶段闭合。

图5A中，第一级偏置电流产生电路548采用短距离电压传输高摆幅共源共栅结构，实现2路电流输入2n路电流输出，且采用PMOS输出方式，经长距离电流传输给第二级偏置电流产生电路549，第二级偏置电流产生电路549采用短距离电压传输高摆幅共源共栅结构，实现2路电流输入2m路电流输出，且采用 PMOS输出方式，经长距离电流传输给第三级偏置电流产生电路550，第三级偏置电流产生电路550采用短距离电压传输高摆幅共源共栅结构，实现2路电流输入2l路电流输出，且采用NMOS输出方式，最终以N＝n×m×l路电流输出作为N 列像元的静态偏置电路。

第一级偏置电流产生电路548的特征为：1)采用两输入的高摆幅共源共栅结构，扩展摆幅，降低对输入电流源与该偏置电路的位置要求；2)采用2n路PMOS 输出，经长距离的电流传输作为第二级短距离电压传输电路的输入；3)在两路输入端加入NMOS全局控制开关553，可以控制该偏置电路的工作与否；4)在 NMOS电压传输偏置点与地线之间加入NMOS电荷泄放开关551，在PMOS电压传输偏置点与电源线之间加入PMOS电荷泄放开关552，加速电路关断速度并提高起可靠性。

第二级偏置电流产生电路549的特征为：1)采用两输入的高摆幅共源共栅结构，扩展摆幅，降低对第一级与第二级电流产生电路的位置要求；2)采用2m 路PMOS输出，经长距离的电流传输作为第三级短距离电压传输电路的输入。另外，同样具有第一级偏置电路中的NMOS全局控制开关553、NMOS电荷泄放开关551及PMOS电荷泄放开关552。

第三级偏置电流产生电路550的特征为：1)采用两输入的高摆幅共源共栅结构，扩展摆幅，降低第二级与第三级偏置电路的位置要求；2)采用2l路NMOS 输出，经长距离的电流传输作为像元的静态偏置；3)在NMOS输出与像元列线之间加入NMOS列控制开关554；4)在像元列线与地线之间加入NMOS预放电开关555。另外，同样具有第一级偏置电路中的NMOS电荷泄放开关551。

本发明在现有纯电压传输像元偏置电路的基础上进行改进，提出短距离电压传输、长距离电流传输分级实现多路高精度电流输出的像元偏置电路，并且增加了预放电开关、全局控制开关、列控制开关、NMOS电荷泄放开关和PMOS电荷泄放开关，通过时序控制实现快速关断及有效降低行FPN。本发明降低了地线寄生电阻对像元偏置电流精度及一致性的影响，降低了像元漏电流及列线寄生电容对行FPN的影响。

Claims (10)

1.一种用于超大面阵CMOS图像传感器的像元偏置电路，其特征在于：包括依次连接的第一级偏置电流产生电路(548)、第二级偏置电流产生电路(549)和第三级偏置电流产生电路(550)，第一级偏置电流产生电路(548)连接有两路的电流源(101)，所述的第一级偏置电流产生电路(548)、第二级偏置电流产生电路(549)和第三级偏置电流产生电路(550)均采用两条等值电流输入的高摆幅共源共栅结构，第一级偏置电流产生电路(548)和第二级偏置电流产生电路(549)均采用PMOS输出，第三级偏置电流产生电路(550)采用NMOS输出；所述的第一级偏置电流产生电路(548)、第二级偏置电流产生电路(549)和第三级偏置电流产生电路(550)的内部均采用电压传输的方式，第一级偏置电流产生电路(548)、第二级偏置电流产生电路(549)和第三级偏置电流产生电路(550)两两之间采用电流传输的方式。

2.根据权利要求1所述的一种用于超大面阵CMOS图像传感器的像元偏置电路，其特征在于：所述的第一级偏置电流产生电路(548)的输入为两路电流信号，输出为2n路等值电流信号，并连接n个第二级偏置电流产生电路(549)；每个第二级偏置电流产生电路(549)的输出为2m路等值电流信号，并连接m个第三级偏置电流产生电路(550)；每个第三级偏置电流产生电路(550)的输出为2l路等值电流信号，从而实现n×m×l路等值电流信号的输出。

3.根据权利要求2所述的一种用于超大面阵CMOS图像传感器的像元偏置电路，其特征在于：所述的第一级偏置电流产生电路(548)和第二级偏置电流产生电路(549)的输入端上均设置有全局控制开关(553)，在第一级偏置电流产生电路(548)中，全局控制开关(553)的漏极为输入端，栅极连接全局时序控制电路，源极接高摆幅共源共栅结构的偏置电压产生的栅端；在第二级偏置电流产生电路(549)中，全局控制开关(553)的漏极连接第一级偏置电流产生电路(548)的输出PMOS的漏极，栅极连接全局时序控制电路，源极连接高摆幅共源共栅结构的偏置电压产生的栅端。

4.根据权利要求3所述的一种用于超大面阵CMOS图像传感器的像元偏置电路，其特征在于：所述的第一级偏置电流产生电路(548)、第二级偏置电流产生电路(549)和第三级偏置电流产生电路(550)的NMOS电压传输偏置点与地线之间均设置有NMOS电荷泄放开关(551)，所述的NMOS电荷泄放开关(551)的漏极连接NMOS共源共栅结构产生偏置电压的栅极，栅极连接时序控制电路，源极连接地电平。

5.根据权利要求4所述的一种用于超大面阵CMOS图像传感器的像元偏置电路，其特征在于：所述的第一级偏置电流产生电路(548)和第二级偏置电流产生电路(549)的PMOS电压传输偏置点与电源线之间均设置有PMOS电荷泄放开关(552)，所述的PMOS电荷泄放开关(552)的源极连接电源电压，栅极连接全局时序控制电路，漏极连接PMOS共源共栅结构产生偏置电压的栅极。

6.根据权利要求5所述的一种用于超大面阵CMOS图像传感器的像元偏置电路，其特征在于：所述的第三级偏置电流产生电路(550)的NMOS输出与像元列线之间设置有NMOS列控制开关(554)，NMOS列控制开关(554)的漏极连接像元阵列列线，栅极连接列控制电路，源极连接第三级偏置电流产生电路的输出。

7.根据权利要求6所述的一种用于超大面阵CMOS图像传感器的像元偏置电路，其特征在于：所述的第三级偏置电流产生电路(550)的像元列线与地线之间设置有NMOS预放电开关(555)，NMOS预放电开关(555)的漏极连接像元阵列列线，栅极连接预放电时序控制电路，源极连接地电平。

8.根据权利要求7所述的一种用于超大面阵CMOS图像传感器的像元偏置电路，其特征在于：所述的PMOS电荷泄放开关(552)的控制时序与所述全局控制开关(553)的控制时序一致，所述NMOS电荷泄放开关(551)的控制时序与所述全局控制开关(553)的控制时序相反。

9.根据权利要求8所述的一种用于超大面阵CMOS图像传感器的像元偏置电路，其特征在于：所述的NMOS预放电开关(555)在每次采样开关(545)打开之前短暂闭合。

10.一种如权利要求9所述的用于超大面阵CMOS图像传感器的像元偏置电路的控制方法，其特征在于，包括：控制所述的全局控制开关(553)在第一时刻从断开状态切换至闭合状态，所述的PMOS电荷泄放开关(552)的控制时序与所述的全局控制开关(553)的控制时序一致，所述的NMOS电荷泄放开关(551)的控制时序为所述的全局控制开关(553)控制时序的反信号；

控制所述的NMOS列控制开关(554)在第二时刻从断开状态切换至闭合状态，所述的第二时刻晚于第一时刻；

控制所述的NMOS预放电开关(555)在第三时刻从断开状态切换至闭合状态，并在第四时刻从闭合状态切换至断开状态，第五时刻开始采样，待采样完成后，所述的NMOS列控制开关(554)从闭合状态切换至断开状态，所述的第三时刻晚于第二时刻，第四时刻晚于第三时刻，第五时刻晚于第四时刻。