CN104781911B - 用于使有源层的初始应变状态改变为最终应变状态的方法 - Google Patents

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Abstract

该方法包括如下步骤：a)提供第一衬底(1)，第一衬底(1)包括有源层(10)，有源层(10)由具有杨氏模量E1和厚度h1的第一材料制成；b)提供第二衬底(2)，第二衬底(2)由具有杨氏模量E2和厚度h2的第二材料制成；c)弯曲第一衬底(1)和第二衬底(2)，以使第一衬底(1)和第二衬底(2)的每个具有曲率半径为R的弓形形状；d)将第二衬底(2)接合到有源层(10)上，以使第二衬底(2)符合第一衬底(1)的形状；e)重建第二衬底(2)的静态初始形状，所述方法值得注意之处在于，第二衬底(2)的第二材料为满足关系E2/E1＜10‑2的柔性材料，所述方法值得注意之处在于第二衬底(2)的厚度满足关系h2/h1≥104，并且所述方法值得注意之处在于所述曲率半径满足关系

Description

用于使有源层的初始应变状态改变为最终应变状态的方法
技术领域
本发明涉及一种用于使被称为有源层的层的初始应变状态改变为最终应变状态的方法，并且涉及一种用于使有源层的初始应变状态改变为最终应变状态的结构。
背景技术
表述“有源层”理解为表示这样一种层(或多个子层)，将会在该层上或该层中制造元件，尤其是在微电子、光学、光电子、压电甚至自旋电子学领域中应用的元件。
表述“应变状态”理解为表示由在有用层的变形部分之间的内部应力所导致的应变，内部应力可能为拉伸或压缩应力。当内部应力为零或几乎为零时，“松弛状态”在口语上指定对应的应变状态。
由半导体制成的有源层处于(拉伸或压缩)应变状态下，尤其是为了改变有源层的电子能带结构。这样具有改变有源层的电子传输特性或有源层的电磁特性的效果。从电子的角度来看，可以改进载流子迁移率。从电磁的角度来看，应变状态的改变导致价带和导带的改变，并且可能导致半导体和绝缘体的(直接或间接的)带隙的改变。
为了改进元件性能，需要具有高应变水平的有源层，这意味着有源层必须能够经受大幅的变形(或换句话说，大幅的相对延伸)。因此，更确切地说，需要获得能够变形超过0.75％，甚至超过1％而不产生缺陷的有源层。
标题为“Fabricating Strained Silicon Substrates Using MechanicalDeformation during Wafer Bonding(在晶圆键合期间应用机械变形来制造应变硅衬底)”的文献(K.T.Turner，ECS学报，16(8)321-328(2008)，下面用D1表示)公开了(特别地参见图2)用于使有源层的初始应变状态改变为最终应变状态的方法，所述方法包括这样的步骤：a)提供第一衬底，其包括在初始应变状态中的有源层，有源层由具有表示为E1的杨氏模量的第一材料制成，有源层具有表示为h1的厚度；b)提供第二衬底，其由具有表示为E2的杨氏模量的第二材料制成，第二衬底具有表示为h2的厚度，第二衬底具有静态的初始形状；c)弯曲第一衬底和第二衬底，以使第一衬底和第二衬底的每个具有基本上相同的曲率半径(表示为R)的弯曲形状；d)将第二衬底接合到有源层上，以使第二衬底紧随第一衬底的形状；以及e)重建第二衬底的初始静态形状，以使有源层具有最终应变状态。
对比图4(a)和图4(b)并参考第327页的第一段，D1公开了对于给定的厚度比h2/h1(h2/h1＝1/ξ＝103)，优选地使用具有满足关系E2＝E1(也即，E2/E1＝1/Σ＝1，按照D1的符号)第二材料的第二衬底。D1教导了这样的第二衬底，结合在接合步骤d)之后的第一衬底的厚度的减少，第二衬底使得有源层大幅变形，因而在有源层中获得较高的应变。相对地，D1教导为对于相同的给定厚度比h2/h1(h2/h1＝1/ξ＝103)，结合在接合步骤d)之后的第一衬底的厚度的减少，第二衬底相对于第一衬底的柔性(Σ＝100)的情况下仅得到在Σ＝1时获得的应变值的70％。
当第一衬底具有较大的刚度时，D1中描述的方法并不完全令人满意；例如，如果第一衬底由第一半导体比如硅制成，则第二衬底也具有较大的刚度以满足Σ＝1。于是如果需要使有源层变形超过0.75％，则这样的第二衬底在步骤c)中可能很难弯曲而不产生缺陷，尤其是在第二衬底为较大的尺寸(例如h2/h1＝1/ξ＝103)的情况下。
发明内容
本发明旨在解决上述缺陷，并且本发明涉及一种用于使被称为有源层的层的初始应变状态改变为表示为ε的最终应变状态的方法，所述方法包括如下步骤：a)提供第一衬底，所述第一衬底包括在所述初始应变状态中的所述有源层，所述有源层由具有表示为E1的杨氏模量的第一材料制成，所述有源层具有表示为h1的厚度；b)提供第二衬底，所述第二衬底由具有表示为E2的杨氏模量的第二材料制成，所述第二衬底具有表示为h2的厚度，所述第二衬底具有静态的初始形状；c)弯曲所述第一衬底和所述第二衬底，以使所述第一衬底和所述第二衬底的每个具有基本上相同的表示为R的曲率半径的弯曲形状；d)将所述第二衬底接合到所述有源层上，以使所述第二衬底紧随所述第一衬底的形状；以及e)重建所述第二衬底的初始静态形状，以使所述有源层具有最终应变状态，所述方法值得注意之处在于所述第二衬底的第二材料为满足关系E2/E1<10-2的柔性材料，所述方法值得注意之处在于所述第二衬底的厚度满足关系h2/h1≥104，并且所述方法的值得注意之处在于所述曲率半径满足关系
因此，申请人已发现，对于在步骤c)中的扭矩增加，第二衬底的厚度出乎意料地起到比其刚度更重要的作用。由于这一原因，第二衬底的厚度被选择为满足关系h2/h1≥104。然后，第二衬底必须允许对于这样的厚度获得预设曲率。由于这一原因，第二材料被选择为满足关系E2/E1<10-2的柔性材料。根据关系而预设曲率，最终应变状态ε表现为所需的应变水平(因此表现为所需的变形)。
此外，应当注意到，步骤c)和d)可以顺序相反。当在步骤c)之前执行步骤d)时，则步骤c)包括同时弯曲第一衬底和第二衬底，以使第一衬底和第二衬底的每个具有基本上相同的表示为R的曲率半径的弯曲形状。当在步骤c)之后执行步骤d)时，则步骤c)包括分别弯曲第一衬底和第二衬底，以使第一衬底和第二衬底的每个具有基本上相同的表示为R的曲率半径的弯曲形状。步骤d)于是包括将第二衬底接合到有源层，以使第二衬底紧随第一衬底的弯曲形状。
当初始应变状态为拉伸应变状态时，当执行步骤c)以使曲率半径为负(也即，以使有源层的自由表面为凹面)时，在步骤c)中获得松弛的最终应变状态(也即，ε＝0)。
当初始应变状态为压缩应变状态时，当执行步骤c)以使曲率半径为正(也即，以使有源层的自由表面为凸面)时，在步骤c)中获得松弛的最终应变状态。
当初始应变状态为松弛状态时，当执行步骤c)以使曲率半径为正(也即，以使有源层的自由表面为凸面)时，在步骤c)中获得拉伸的最终应变状态。
当初始应变状态为松弛状态时，当执行步骤c)以使曲率半径为负(也即，以使有源层的自由表面为凹面)时，在步骤c)中获得压缩的最终应变状态。然而，如果应变水平太高，则本节可能伴随有源层的屈曲。
根据一种实现方式，第一衬底包括形成有源层的第一部分和第二部分，并且所述方法包括步骤d1)，步骤d1)包括减小所述第一衬底的第二部分的厚度。
根据一个实施方案，执行步骤d1)以使所述第一衬底保持自支撑，步骤d1)在步骤c)之前执行。
因此，该自支撑的第一衬底既能够允许在步骤c)中获得较大的曲率，又能够更容易地将有源层转移到第二衬底。
根据一个不同的实施方案，执行步骤d1)以基本上移除所述第一衬底的第二部分的全部，步骤d1)在步骤d)之后且在步骤e)之前执行。
因此，与应变水平相关的能量集中在有源层中，
有利地，第二衬底包括两个侧端部分，并且所述方法包括步骤c1)，步骤c1)包括在每个侧端部分中布置至少一个加强构件，每个加强构件优选地为针状。
已经观察到边缘效应(如图2a中所示)，也即，在有源层的侧端部分中的关于应变水平的效果的损失。因此，该步骤c1)使得通过局部地加强第二衬底的侧端部分而解决这一问题。此外，针形特别适合于获得机械加强同时确保第二衬底的第二材料保持较高的柔性。
有利地，所述方法包括步骤c2)，步骤c2)包括将形成增强件的层接合到所述第二衬底，步骤c2)在步骤c)之前执行。
这样，第二衬底与形成增强件的层结合而限定了复合衬底，即使在有源层具有大的厚度h1时，所述复合衬底允许获得高应变水平而不生成缺陷。形成增强件的层充当对面板(contre-plaque)，其允许对有用层的变形进行补偿。
根据一个实施方案，每个加强构件从形成增强件的层延伸。
因此，易于使用形成增强件的层而在第二衬底中放置加强构件。
优选地，第二衬底的第二材料满足关系E2 E1≤10-3，而第二衬底的厚度满足关系h2h1≥105。
再次优选地，第二衬底的第二材料满足关系E2 E1≤10-4，而第二衬底的厚度满足关系h2/h1≥106。
这样，由于第二衬底相对于第一衬底的厚度的增加与第二衬底相对于第一衬底的柔性的增加是相结合的，确保满足这些数学关系允许在有源层中获得高的应变水平而不生成缺陷。
根据一个实施方案，有源层的厚度包括在5nm与50nm之间，且优选地在5nm与35nm之间，并且第二衬底的厚度包括在1cm与10cm之间。
根据一个实施方案，曲率半径的绝对值包括在0.5m与2m之间。
根据一个实施方案，第二衬底的第二材料可以是弹性体，优选地从包括聚二甲硅氧烷、聚甲基丙烯酸甲酯、聚酰胺比如PA 6-3-T以及聚四氟乙烯的组中选择。
这样，弹性体的选择使得更容易使有源层变形超过0.75％，甚至超过1％，而不生成缺陷，这是因为由于第二衬底的第二材料相对于第一衬底的第一材料的大幅提高的柔性(弹性体的低杨氏模量)，例如E2/E1≤10-4，弹性体的选择允许第二衬底相对于有源层的厚度大幅增加，例如增加为h2/h1≥106。因此，如上所述，第二衬底的厚度是在步骤c)中增加扭矩的关键参数。
根据一个特征，有源层的第一材料为半导体，优选地从包括Si；Ge；IV-IV族材料比如Si-Ge；III-V族材料比如GaN、GaAs、InP、InGaAs；以及II-VI族材料的组中选择。
有利地，有源层的第一材料是压电材料，优选地从包括锆钛酸铅、ZnO、GaN、AIN、石英、LiNbO3、LiTaO3、BaTiO3以及电气石的组中选择。
因此，当初始应变状态是松弛状态时，并且当想要获得压缩的最终应变状态时，此类第一材料使得有源层的屈曲的问题得以克服。具体而言，如果第一材料预先静态地压缩应变，则第一材料经受的振幅增加的机械振荡而不会破坏。压电转换的效果也得到改进。此外，具有有源层的屈曲的压缩应变再次使得机械振荡的振幅和压电转换的效果增加。
根据一个实施方案，有源层的第一材料是聚合物，优选地为聚合物半导体，而更优选地为有机聚合物半导体。
因此，由于其较低的杨氏模量，此类第一材料比刚性材料更容易应变。此外，相对于刚性材料，此类第一材料的明显更大的厚度可以进行应变。
根据另一个实施方案，有源层的第一材料是铁磁材料。
因此，此类第一材料特别适合于自旋电子学应用。有源层的应变状态的改变能够使磁滞回线改变。
根据另一个实施方案，有源层的第一材料是非线性光学材料。
因此，此类第一材料可以特别适合于产生二次谐波。
根据另一个实施方案，有源层的第一材料是热电材料。
根据的一个实现方式，所述方法包括步骤f)，步骤f)包括将有源层转移到最终衬底，所述方法然后包括步骤g)，步骤g)包括移除第二衬底。
这样，第二衬底形成仅用于应变状态的改变的临时衬底。最终衬底根据有源层的设想的应用来选择。
本发明也涉及一种用于使被称为有源层的层的初始应变状态改变成表示为ε的最终应变状态的结构，所述结构包括：
-衬底；以及
-有源层，其覆盖在所述衬底上，
所述有源层由具有表示为E1的杨氏模量的第一材料制成，所述有源层具有表示为h1的厚度，所述衬底由具有表示为E2的杨氏模量的第二材料制成，所述衬底具有表示为h2的厚度，所述衬底和所述有源层具有表示为R的曲率半径的弯曲形状，所述结构值得注意之处在于所述衬底的第二材料为满足关系E2/E1<10-2的柔性材料，所述结构值得注意之处在于所述衬底的厚度满足关系h2/h1≥104，并且所述结构值得注意之处在于所述曲率半径满足关系
因此，如上所述，申请人已观察到，对于增加扭矩和对于获得具有所需弯曲形状的有源层，衬底的厚度出乎意料地起到比衬底的刚度更重要的作用。由于这一原因，衬底的厚度被选择为满足关系h2/h1≥104。然后，衬底必须允许在该厚度获得预设曲率。由于这一原因，第二材料被选择为满足关系E2/E1<10-2的柔性材料。根据关系而预设曲率，最终应变状态ε表现为所需的应变水平(因此表现为所需的变形)。
在一个实施方案中，衬底包括两个侧端部分，并且该结构包括布置在每个侧端部分中的至少一个加强构件，每个加强构件优选地为针状。
这样，已观察到边缘效应(如图2a中所示)，也即，有源层的侧端部分中的关于应变水平的效果的损失。因此，该结构允许通过局部地加强衬底的侧端部分而解决这一问题。此外，针形特别适合于获得机械加强，同时确保衬底的第二材料保持较高的柔性。
有利地，该结构包括接合到衬底的形成增强件的层。
这样，衬底与形成增强件的层结合而限定了复合衬底，即使在有源层具有大的厚度h1时，所述复合衬底允许获得高应变水平而不生成缺陷。形成增强件的层充当对面板，其使得对有用层的变形进行补偿。
根据一个实施方案，每个加强构件从形成增强件的层延伸。
因此，易于使用形成增强件的层而在第二衬底中放置加强构件。
根据一个实施方案，衬底的第二材料是弹性体，优选地从包括聚二甲硅氧烷、聚甲基丙烯酸甲酯、聚酰胺比如PA 6-3-T以及聚四氟乙烯的组中选择。
这样，弹性体的选择使得更容易使有源层变形超过0.75％，甚至超过1％而不生成缺陷，这是因为由于衬底的第二材料相对于有源层的第一材料的大幅提高的柔性(弹性体的低杨氏模量)，例如E2/E1≤10-4，弹性体的选择允许衬底相对于有源层的厚度大幅增加，例如增加为h2/h1≥106。因此，如上所述，衬底的厚度是用于增加扭矩从而是有源层具有所需的弯曲形状的关键参数。
根据一个实施方案，有源层的第一材料为半导体，优选地从包括Si；Ge；IV-IV族材料比如Si-Ge；III-V族材料比如GaN、GaAs、InP、InGaAs；以及II-VI族材料的组中选择。
有利地，有源层的第一材料是压电材料，优选地从包括锆钛酸铅、ZnO、GaN、AIN、石英、LiNbO3、LiTaO3、BaTiO3以及电气石的组中选择。
这样，当初始应变状态是松弛状态时，并且当想要获得压缩的最终应变状态时，此类第一材料使得有源层的屈曲的问题得以克服。具体而言，如果第一材料预先静态地压缩应变，则第一材料经受振幅增加的机械振荡不会破坏。压电转换的效果也得到改进。此外，具有有源层的屈曲的压缩应变再次使得机械振荡的振幅和压电转换的效果增加。
根据一个实施方案，有源层的第一材料是聚合物，优选地为聚合物半导体，而更优选地为有机聚合物半导体。
因此，由于其较低的杨氏模量，此类第一材料比刚性材料更容易应变。此外，相对于刚性材料，此类第一材料明显更大的厚度可以进行应变。
根据另一个实施方案，有源层的第一材料是铁磁材料。
因此，此类第一材料特别适合于自旋电子学应用。有源层的应变状态的改变能够使磁滞回线改变。
根据另一个实施方案，有源层的第一材料是非线性光学材料。
因此，此类第一材料能够特别适合于产生二次谐波。
根据另一个实施方案，有源层的第一材料是热电材料。
附图说明
通过对根据本发明的方法的实现方式的随后描述，本发明的其他特征和优点将变得更加明显，这些方式由非限制性示例并参考附图的方式给出，其中：
-图1a至图1g为示出根据本发明的方法的第一实现方式的各个步骤的横截面视图；
-图2a至2b为示出根据本发明的方法的变体实现的横截面视图；以及
-图3为示出用于实现根据本发明的方法的操作范围的图表，其中h1/h2在x轴上表示，E1/E2在y轴上表示。
具体实施方式
在的各种实现方式中，为了使说明书简化的目的，相同的附图标记将用于相同的元件或具有相同功能的元件。
在图1a至图1g中示出的方法是用于使有源层10的初始应变状态改变成表示为ε的最终应变状态的方法。通过非限制性示例的方式，有源层10的初始应变状态是松弛状态。
所述方法包括步骤a)，步骤a)包括提供第一衬底1，第一衬底1包括在初始应变状态中的有源层10(如图1a中所示)，有源层10由具有表示为E1的杨氏模量的第一材料制成，有源层10具有表示为h1的厚度。有源层10的第一材料可以为半导体，优选地从包括Si；Ge；IV-IV族材料比如Si-Ge；III-V族材料比如GaN、GaAs、InP、InGaAs；以及II-VI族材料的组中选择。通过非限制性示例的方式，有源层的厚度包括在5nm与50nm之间，并且优选地在5nm与35nm之间。此外，硅的杨氏模量大约是160GPa。
第一衬底1包括形成有源层10的第一部分和第二部分11。所述方法包括步骤d1)，步骤d1)包括减少第一衬底1的第二部分11的厚度。更确切地说，如图1b所示，执行步骤d1)以使第一衬底1保持自支撑。步骤d1)可以特别地通过磨削而以机械方式执行，或甚至通过化学蚀刻而执行。
所述方法包括步骤b)，步骤b)包括：提供第二衬底2，第二衬底2由具有表示为E2的杨氏模量的第二材料制成，第二衬底2具有表示为h2的厚度，第二衬底2具有静态的初始形状。第二衬底2的第二材料是满足关系E2/E1<10-2的柔性材料。第二衬底2的厚度满足关系h2/h1≥104。所述曲率半径满足关系更确切地说，第二衬底2的第二材料可以是弹性体，优选地从包括聚二甲硅氧烷(PDMS)、聚甲基丙烯酸甲酯、聚酰胺比如PA 6-3-T以及聚四氟乙烯的组中选择。此外，PDMS的杨氏模量大约是7.1MPa。通过非限制性示例的方式，第二衬底2的厚度包括在1cm与10cm之间。
所述方法包括步骤c)，步骤c)包括弯曲第一衬底1(在图1c中所示)和第二衬底2，以使第一衬底1和第二衬底2的每个具有基本上相同的曲率半径的弯曲形状。曲率半径可以包括在0.5m和2m之间。可以通过使用弯曲的圆柱形模具来执行步骤c)。于是，有源层10具有中间应变状态，也即轻微拉伸的应变的状态。
所述方法包括步骤d)，步骤d)包括将第二衬底2接合到有源层10(图1d中所示)，以使第二衬底2紧随第一衬底1的弯曲形状。可以使用本领域技术人员已知的适当的清洁剂执行步骤d)以获得第二衬底2和有源层10之间的直接键合。
在步骤d)之后，移除(例如，通过蚀刻)第一衬底1的第二部分11(图1e中所示)。这样，在图1e中示出了根据本发明的结构。因而，该结构包括：
-第二衬底2；以及
-有源层10，其覆盖在第二衬底2上。
所述方法包括步骤e)，步骤e)包括重建第二衬底2的初始静态形状(如图1f中所示)，以使有源层10具有最终应变状态，也即高拉伸应变。
如图1g中所示，所述方法包括步骤f)，步骤f)包括将有源层10转移到最终衬底3，然后所述方法包括步骤g)，步骤g)包括移除第二衬底2。当然，制造最终衬底3的材料必须具有适当的杨氏模量，从而维持在步骤e)中获得的应变水平。步骤g)可以是分层的步骤。
在图2a中示出的实现方式中，其方法与在图1a至图1g中示出的方法的不同之处在于：前者包括步骤c2)，步骤c2)包括将形成增强件4的层接合到第二衬底2，步骤c2)在步骤c)之前执行。
在图2b中示出的实现方式中，其方法与在图2a中示出的方法的不同之处在于：前者包括步骤c1)，步骤c1)包括在第二衬底2的每个侧端部分20中布置至少一个加强构件5，每个加强构件5为针状。此外，每个加强构件5从形成增强件4的层延伸。这样，在图2b中示出了根据本发明的结构。该结构因而包括：
-第二衬底2，其包括两个侧端部分20；
-有源层10，其覆盖在第二衬底2上；
-形成增强件4的层，其接合到衬底2；
-以及针状的加强构件5，其布置在每个侧端部分20中，每个加强构件5从形成增强件4的层延伸。
关于如图3所示的图表，在文献D1中开发的具有假定E2<<E1和h2>>h1的模型导出以下方程：
F可以定义为表示应变引入操作的有效性的质量因子。在图3中示出的图表显示分别对应于F的三个值0.9、0.95和0.99的三条直线D1、D2和D3。当F接近1时(例如为对应于F＝0.99的直线D3)，则因此，在界定于对应F＝0.99的直线D3下方的部分限定了方法的操作范围。
通过非限制性示例的方式，第二衬底2的第二材料可以满足于关系E2/E1≤10-3，而第二衬底2的厚度可以满足关系h2/h1≥105。同样地，第二衬底2的第二材料可以满足关系E2/E1≤10-4，而第二衬底2的厚度可以满足关系h2/h1≥106。
当然，上文所述的本发明的实现方式本质上并不构成限制。可以在其他变型实施方案中添加细节和改进而不脱离本发明的范围。

Claims (35)

1.用于将被称为有源层(10)的层的初始应变状态改变成表示为ε的最终应变状态的方法，所述方法包括如下步骤：a)提供第一衬底(1)，所述第一衬底(1)包括在所述初始应变状态中的所述有源层(10)，所述有源层(10)由具有表示为E1的杨氏模量的第一材料制成，所述有源层(10)具有表示为h1的厚度；b)提供第二衬底(2)，所述第二衬底(2)由具有表示为E2的杨氏模量的第二材料制成，所述第二衬底(2)具有表示为h2的厚度，所述第二衬底(2)具有静态的初始形状；c)弯曲所述第一衬底(1)和所述第二衬底(2)，以使所述第一衬底(1)和所述第二衬底(2)的每个具有相同的表示为R的曲率半径的弯曲形状；d)将所述第二衬底(2)接合到所述有源层(10)上，以使所述第二衬底(2)紧随所述第一衬底(1)的形状；以及e)重建所述第二衬底(2)的初始静态形状，以使所述有源层(10)具有最终应变状态，所述方法的特征在于所述第二衬底(2)的第二材料为满足关系E2/E1＜10-2的柔性材料，所述方法的特征在于所述第二衬底(2)的厚度满足关系h2/h1≥104，并且所述方法的特征在于所述曲率半径满足关系
2.根据权利要求1所述的方法，其特征在于，所述第一衬底(1)包括形成有源层(10)的第一部分和第二部分(11)，并且其特征在于，所述方法包括步骤d1)，步骤d1)包括减少所述第一衬底(1)的第二部分(11)的厚度。
3.根据权利要求2所述的方法，其特征在于，执行步骤d1)以使所述第一衬底(1)保持自支撑，步骤d1)在步骤c)之前执行。
4.根据权利要求2所述的方法，其特征在于，执行步骤d1)以移除所述第一衬底(1)的第二部分(11)的全部，步骤d1)在步骤d)之后且在步骤e)之前执行。
5.根据权利要求1至4的一项所述的方法，其特征在于，所述第二衬底(2)包括两个侧端部分(20)，并且其特征在于，所述方法包括步骤c1)，步骤c1)包括在每个侧端部分(20)中布置至少一个加强构件(5)。
6.根据权利要求5所述的方法，其特征在于，每个加强构件(5)为针状。
7.根据权利要求5所述的方法，其特征在于，所述方法包括步骤c2)，步骤c2)包括将形成增强件(4)的层接合到所述第二衬底(2)，步骤c2)在步骤c)之前执行。
8.根据权利要求7所述的方法，其特征在于，每个加强构件(5)从形成增强件(4)的层延伸。
9.根据权利要求1至4的一项所述的方法，其特征在于，所述第二衬底(2)的第二材料满足关系E2/E1≤10-3，并且所述方法的特征在于，所述第二衬底(2)的厚度满足关系h2/h1≥105。
10.根据权利要求1至4的一项所述的方法，其特征在于，所述第二衬底(2)的第二材料满足关系E2/E1≤10-4，并且所述方法的特征在于，所述第二衬底(2)的厚度满足关系h2/h1≥106。
11.根据权利要求1至4的一项所述的方法，其特征在于，所述有源层(10)的厚度包括在5nm与50nm之间，并且所述方法的特征在于，所述第二衬底(2)的厚度包括在1cm与10cm之间。
12.根据权利要求11所述的方法，其特征在于，所述有源层(10)的厚度包括在在5nm与35nm之间。
13.根据权利要求1至4的一项所述的方法，其特征在于，所述曲率半径的绝对值包括在0.5m与2m之间。
14.根据权利要求1至4的一项所述的方法，其特征在于，所述第二衬底(2)的第二材料是弹性体。
15.根据权利要求14所述的方法，其特征在于，所述第二衬底(2)的第二材料从包括聚二甲硅氧烷、聚甲基丙烯酸甲酯、聚酰胺以及聚四氟乙烯的组中选择。
16.根据权利要求15所述的方法，其特征在于，聚酰胺为PA 6-3-T。
17.根据权利要求1至4的一项所述的方法，其特征在于，所述有源层(10)的第一材料是半导体。
18.根据权利要求17所述的方法，其特征在于，所述有源层(10)的第一材料从包括Si；Ge；IV-IV族材料；III-V族材料以及II-VI族材料的组中选择。
19.根据权利要求18所述的方法，其特征在于，IV-IV族材料为Si-Ge，III-V族材料为GaN、GaAs、InP和InGaAs。
20.根据权利要求1至4的一项所述的方法，其特征在于，所述有源层(10)的第一材料是压电材料。
21.根据权利要求20所述的方法，其特征在于，所述有源层(10)的第一材料从包括锆钛酸铅、ZnO、GaN、AIN、石英、LiNbO3、LiTaO3、BaTiO3以及电气石的组中选择。
22.根据权利要求1至4的一项所述的方法，其特征在于，所述方法包括步骤f)，步骤f)包括使所述有源层(10)转移到最终衬底(3)，然后所述方法包括步骤g)，步骤g)包括移除第二衬底(2)。
23.用于使被称为有源层(10)的层的初始应变状态改变成表示为ε的最终应变状态的结构，所述结构包括：
-衬底(2)；以及
-有源层(10)，其覆盖在所述衬底(2)上，
所述有源层(10)由具有表示为E1的杨氏模量的第一材料制成，所述有源层(10)具有表示为h1的厚度，所述衬底(2)由具有表示为E2的杨氏模量的第二材料制成，所述衬底(2)具有表示为h2的厚度，所述衬底(2)和所述有源层(10)具有表示为R的曲率半径的弯曲形状，所述结构的特征在于所述衬底(2)的第二材料为满足关系E2/E1＜10-2的柔性材料，所述结构的特征在于所述衬底(2)的厚度满足关系h2/h1≥104，并且所述结构的特征在于所述曲率半径满足关系
24.根据权利要求23所述的结构，其特征在于，所述衬底(2)包括两个侧端部分(20)，并且所述结构的特征在于，所述结构包括在每个侧端部分(20)中布置的至少一个加强构件(5)。
25.根据权利要求24所述的结构，其特征在于，每个加强构件(5)为针状。
26.根据权利要求23-25的一项所述的结构，其特征在于，所述结构包括接合到所述衬底(2)的形成增强件(4)的层。
27.根据与权利要求24结合的权利要求26所述的结构，其特征在于，每个加强构件(5)从形成增强件(4)的层延伸。
28.根据权利要求23-25的一项所述的结构，其特征在于，所述衬底(2)的第二材料是弹性体。
29.根据权利要求28所述的结构，其特征在于，所述衬底(2)的第二材料从包括聚二甲硅氧烷、聚甲基丙烯酸甲酯、聚酰胺以及聚四氟乙烯的组中选择。
30.根据权利要求29所述的结构，其特征在于，聚酰胺为PA6-3-T。
31.根据权利要求23-25的一项所述的结构，其特征在于，所述有源层(10)的第一材料是半导体。
32.根据权利要求31所述的结构，其特征在于，所述有源层(10)的第一材料从包括Si；Ge；IV-IV族材料；III-V族材料以及II-VI族材料的组中选择。
33.根据权利要求32所述的结构，其特征在于，IV-IV族材料为Si-Ge，III-V族材料为GaN、GaAs、InP和InGaAs。
34.根据权利要求23-25的一项所述的结构，其特征在于，所述有源层(10)的第一材料是压电材料。
35.根据权利要求34所述的结构，其特征在于，所述有源层(10)的第一材料从包括锆钛酸铅、ZnO、GaN、AIN、石英、LiNbO3、LiTaO3、BaTiO3以及电气石的组中选择。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102015210384A1 (de) 2015-06-05 2016-12-08 Soitec Verfahren zur mechanischen Trennung für eine Doppelschichtübertragung
FR3064820B1 (fr) 2017-03-31 2019-11-29 Soitec Procede d'ajustement de l'etat de contrainte d'un film piezoelectrique
US10580893B2 (en) * 2018-04-06 2020-03-03 Globalfoundries Inc. Sealed cavity structures with non-planar surface features to induce stress

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0383391A1 (en) * 1989-02-17 1990-08-22 Koninklijke Philips Electronics N.V. Method of connecting two objects together, for example a slice of an insulating material to a slice of a semiconductor material
US5071785A (en) * 1989-07-25 1991-12-10 Shin-Etsu Handotai Co., Ltd. Method for preparing a substrate for forming semiconductor devices by bonding warped wafers
CN1723543A (zh) * 2002-12-09 2006-01-18 原子能委员会 通过装配受力结构实现一复合结构的方法
CN102169960A (zh) * 2011-03-16 2011-08-31 华中科技大学 一种柔性电子器件薄膜晶体管的制备方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5385490A (en) * 1993-08-24 1995-01-31 The Whitaker Corporation Modular connector for use with multi-conductor cable
TWI427802B (zh) * 2005-06-02 2014-02-21 Univ Illinois 可印刷半導體結構及製造和組合之相關方法
JP2007012897A (ja) * 2005-06-30 2007-01-18 Nec Electronics Corp 半導体装置およびその製造方法
US7427554B2 (en) * 2005-08-12 2008-09-23 Silicon Genesis Corporation Manufacturing strained silicon substrates using a backing material
JP5233534B2 (ja) * 2008-09-11 2013-07-10 凸版印刷株式会社 針状体

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0383391A1 (en) * 1989-02-17 1990-08-22 Koninklijke Philips Electronics N.V. Method of connecting two objects together, for example a slice of an insulating material to a slice of a semiconductor material
US5071785A (en) * 1989-07-25 1991-12-10 Shin-Etsu Handotai Co., Ltd. Method for preparing a substrate for forming semiconductor devices by bonding warped wafers
CN1723543A (zh) * 2002-12-09 2006-01-18 原子能委员会 通过装配受力结构实现一复合结构的方法
CN102169960A (zh) * 2011-03-16 2011-08-31 华中科技大学 一种柔性电子器件薄膜晶体管的制备方法

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