CN104777456B - 可配置的雷达数字信号处理器及其处理方法 - Google Patents

Abstract

本发明公开了一种可配置的雷达数字信号处理器及其处理方法。其包括八个模块，控制逻辑模块接收外部的配置信息，产生四路控制信号，一路控制地址产生模块产生蝶形因子模块、外挂存储模块的读/写地址信号；一路控制数据调整模块调整数据并输给数据分配模块；一路控制数据分配模块分配数据给乘法树模块和数据后处理模块；一路控制数据后处理模块处理数据并输给数据调整模块和外挂存储模块；蝶形因子模块读出数据给数据分配模块，外挂存储模块读出数据给数据调整模块，乘法树模块完成乘法运算并输出结果给数据后处理模块。本发明具有缓存和存储面积小、功能多、功耗低和设计周期短的优点，可用于通信和雷达数字信号的实时处理。

Description

可配置的雷达数字信号处理器及其处理方法

技术领域

本发明涉及数字信号处理技术领域，特别涉及一种可配置的雷达数字信号处理技术，可用于通信和雷达信号的实时处理。

背景技术

随着雷达信号处理理论和数字技术的不断发展，现今的雷达信号大多采用数字方法处理。数字下变频DDC在数模转换器之后，用于把中频信号搬移到零频，并且提取出有用信息，滤掉干扰信息，对数据进行抽取，降低数据速率；脉冲压缩PC解决了雷达作用距离与分辨力之间的矛盾，由于频域实现脉冲压缩的方法比时域卷积的运算量大大减少，所以一般采用频域的方式实现脉冲压缩；动目标检测MTD利用多普勒效应改善了雷达在杂波背景下检测动目标的能力，提高了雷达的抗干扰能力。一般的雷达信号处理器采用流水线的方式实现，其优点是能连续不断的处理数据，不过这种实现方案硬件结构复杂，缓存和存储资源大，成本高，功耗大，而且不符合脉冲多普勒雷达间歇性发射和接收脉冲信号的特性。

北京航空航天大学拥有的专利技术“一种基于FPGA和DSP的中频LFM-PD雷达信号实时处理***及处理方法”(申请号CN201110131410，授权公告号CN102288941B)公开了一种脉冲雷达信号实时处理方法。该方法采用FPGA完成中频采样、数字下变频、脉冲压缩，用DSP完成动目标检测、相参积累、运动目标补偿和恒虚警处理。该专利技术存在的不足是，整个***采用流水线的方式，各级流水之间需要大量的缓存资源，面积大，而且随着相参积累数目的增加，DSP的处理速度达不到实时处理的要求。

发明内容

本发明的目的在于针对上述已有现有技术的不足，提出一种可配置雷达数字信号处理器及其处理方法，以减少处理器缓存和存储面积，降低成本，实现雷达信号的实时处理。

本发明的技术思路是：通过时分复用的方式，实现雷达信号的实时处理，通过外挂存储的方式，实现功能模块和存储模块分离，节省缓存和存储面积，降低成本。其实现方案如下：

一、一种可配置的雷达数字信号处理器，其特征在于包括：

控制逻辑模块，用于配置雷达信号处理器的工作模式，产生与工作模式相对应的控制信号，该控制信号输送到地址产生模块、数据调整模块、数据分配模块、数据后处理模块；

地址产生模块，用于根据控制信号产生读/写地址信号，并将地址信号输出到蝶形因子模块和外挂存储模块；

蝶形因子模块，用于存储FFT/IFFT运算所需的蝶形因子，并根据地址控制信号读取存储的数据输出到数据分配模块；

外挂存储模块，用于存储低通滤波的系数、匹配滤波的系数和数据后处理模块的运算结果，并根据地址控制信号读取存储的数据输出到数据调整模块；

数据调整模块，用于找出数据后处理模块输出数据中的最大绝对值，并依据控制信号对外挂存储模块的输出数据进行移位或者同步，将处理后的数据输出到数据分配模块；

数据分配模块，用于依据控制信号对蝶形因子模块的输出数据、外挂存储模块输出数据、外部输入数据和常数0进行选择，将选择结果输出到乘法树模块和数据后处理模块；

乘法树模块，用于对数据分配模块的数据进行乘法运算，将运算结果截位后输出到数据后处理模块；

数据后处理模块，用于依据控制信号对数据分配模块的输出数据、乘法树模块的输出数据进行加/减运算，将运算结果输出到数据调整模块和外挂存储模块。

二、用上述处理器进行雷达数字信号处理的方法，包括如下步骤：

(1)初始参数配置：

用户将处理器模式配置信息存入第一配置寄存器，将长度配置信息存入第二配置寄存器，将FFT/IFFT运算所需的蝶形因子存入蝶形因子模块，将低通滤波的系数、匹配滤波的系数存入外挂存储模块；

(2)产生控制信号：

当数据使能信号为高电平时，处理器进入工作状态，工作标志信号的值为高电平，同时计数器开始计数，计数器根据第一配置寄存器和第二配置寄存器状态值判断计数是否结束，如果是，则工作标志信号的值跳变为低电平，如果不是，则工作标志信号的值保持高电平；

当工作标志信号为高电平时，逻辑控制模块的控制单元产生四个控制信号，第一控制信号用于控制地址产生模块生成地址信号，第二控制信号用于控制数据调整模块对数据进行移位/同步，第三控制信号用于控制数据分配模块对数据进行选择，第四控制信号用于控制数据后处理模块对数据选择后进行加/减运算；

(3)判断是否完成运算：

判断工作标志信号是否为低电平，如果是，则运算完成，如果不是，则运算未完成，执行步骤(4)；

(4)产生地址信号：

地址产生信号模块在第一控制信号的控制下，产生蝶形因子模块的读地址信号，同时产生外挂存储模块的读地址信号及其写地址信号；

(5)数据准备：

根据外挂存储模块的读地址信号读取数据输出到数据调整模块，并根据第二控制信号对数据进行移位/同步后将该结果送到数据分配模块；根据蝶形因子模块的读地址信号读取蝶形因子，将该数据输出到数据分配模块；接收外部的输入数据，将该数据输出到数据分配模块；

(6)数据分配：

数据分配模块在第三控制信号的控制下，从步骤(5)的输出数据中选择数据，输出到乘法树模块、数据后处理模块；

(7)乘法运算：

乘法树模块对步骤(6)输出数据进行乘法运算，获得的结果进行截位后输出到数据后处理模块；

(8)数据后处理：

数据后处理模块在第四控制信号的控制下，对步骤(6)、步骤(7)的输出数据进行选择后进行加/减运算，将计算结果截位后输送给外挂存储模块、数据调整模块；

(9)数据存储：

将数据后处理模块的计算结果输出到数据调整模块，找出输出数据的最大绝对值及该最大绝对值的最高有效位；将数据后处理模块的计算结果写到外挂存储模块中，返回步骤(3)。

本发明与现有技术相比具有以下特点：

第一，由于本发明采用了功能模块和存储模块分离，可以节省大量的缓存和存储面积，降低了成本，存储资源可以根据用户需求外挂，达到存储资源利用率最大化，灵活性高。

第二，由于本发明提取了雷达数字信号处理中数字下变频、脉冲压缩、动目标检测算法的共同点，设计出一个多功能的电路结构，使得本发明可以分别实现数字下变频、不同点数的脉冲压缩和不同数目的动目标检测，也可以采用时分复用的方式顺序完成数字下变频、不同点数的脉冲压缩和不同数目的动目标检测，还可以采用流水的方式进行数字下变频、不同点数的脉冲压缩和不同数目的动目标检测，缩短了处理器的设计周期短，提高了效率。

附图说明

图1为本发明处理器的方框图；

图2为本发明处理器中逻辑控制模块的方框图；

图3为本发明处理器中数据调整模块的方框图；

图4为本发明处理器中数据后处理模块的方框图；

图5为本发明的处理方法流程图。

具体实施方式

下面结合附图对本发明的雷达信号处理器做进一步的描述。

参照附图1，本发明的可配置的雷达数字信号处理器包括；控制逻辑模块1、地址产生模块2、蝶形因子模块3、外挂存储模块4、数据调整模块5、数据分配模块6、乘法树模块7和数据后处理模块8。其中：

所述控制逻辑模块1，其与地址产生模块2、数据调整模块5、数据分配模块6和数据后处理模块8连接，用于接收外部输入的模式配置信息、长度配置信息、配置使能信号和数据使能信号；当数据使能信号为高电平时，根据模式配置信息和长度配置信息产生四个控制信号，这四个控制信号分别控制不同的模块完成不同的功能。其中第一控制信号通过控制总线传输给地址产生模块2，控制该地址产生模块2生成地址信号；第二控制信号通过控制总线传输给数据调整模块5，控制该数据调整模块5对数据进行移位/同步；第三控制信号通过控制总线传输给数据分配模块6，控制该数据分配模块6对数据进行选择；第四控制信号通过控制总线传输给数据后处理模块8，控制该数据后处理模块8对数据选择并进行加/减运算。

所述地址产生模块2，其与蝶形因子模块3和外挂存储模块4连接，用于接收逻辑控制模块1的控制信号，在控制信号的控制下产生蝶形因子模块3的读地址信号和外挂存储模块4的读地址信号以及写地址信号；蝶形因子模块3的读地址信号通过读地址总线传输给蝶形因子模块3，外挂存储模块4的读地址信号通过读地址总线传输给外挂存储模块4，外挂存储模块4的写地址信号通过写地址总线传输给外挂存储模块4。

所述蝶形因子模块3，其与数据分配模块6连接，用于接收地址产生模块2的读地址信号，根据读地址信号读取蝶形因子模块3中的蝶形因子，该蝶形因子的实部和虚部分别通过数据总线传输给数据分配模块6。

所述外挂存储模块4，其与数据调整模块5连接，用于接收数据后处理模块8输出的实部及虚部数据和地址产生模块2的读地址信号及写地址信号，根据写地址信号将数据后处理模块8输出的实部及虚部数据写入外挂存储模块4，根据读地址信号读取外挂存储模块4的数据，该数据的实部和虚部分别通过数据总线传输给数据调整模块5。

所述数据调整模块5，其与数据分配模块6连接，用于接收控制逻辑模块1的控制信号、外挂存储模块4输出的实部及虚部数据和数据后处理模块8输出的实部及虚部数据，找出数据后处理模块8输出的实部及虚部数据中的最大绝对值并判断其最大有效位，并根据控制信号判断是对外挂存储模块4输出的实部及虚部数据进行移位还是同步：如果控制信号为高电平，则将外挂存储模块4输出的实部及虚部数据进行移位操作，移位的位数等于数据位宽减去最大有效位的差值；如果控制信号为低电平，则将外挂存储模块4输出的实部及虚部数据进行同步；再将移位/同步后的实部及虚部数据分别通过数据总线传输给数据分配模块6；

所述数据分配模块6，其与乘法树模块7和数据后处理模块8连接，用于接收外部输入数据、蝶形因子3输出的实部及虚部数据、数据调整模块5输出的实部及虚部数据、常数0和逻辑控制模块1的控制信号，在控制信号的控制下对所接收的数据进行选择，并将选择出的一个数据通过数据总线传输给数据后处理模块8，将选择出的四个数据分别通过数据总线传输给乘法树模块7。

所述乘法树模块7，其与数据后处理模块8连接，用于接收数据分配模块6的四个输出数据，并将第一数据与第二数据进行乘法运算，将第三数据与第四数据进行乘法运算，再将这两个计算结果截位后分别通过数据总线传输给数据后处理模块8。

所述数据后处理模块8，其与外挂存储模块4和数据调整模块5连接，用于接收逻辑控制模块1的控制信号、数据分配模块6的输出数据、常数0和乘法树模块7的两个输出数据，将所接收的数据分别送到实部通道和虚部通道，在控制信号的控制下，对实部通道和虚部通道的数据选择后进行加/减运算，并将实部和虚部两路结果进行截位后分别通过数据总线传输给外挂存储模块4和数据调整模块5。

参照附图2，本发明处理器中逻辑控制模块1包括；第一配置寄存器11、第二配置寄存器12和控制单元13。其中：

第一配置寄存器11，其与控制单元13连接，用于接收外部输入的配置使能信号和模式配置信号，当配置使能信号为高电平时，将配置模式信号存入第一配置寄存器11中，将第一配置寄存器11中的数据通过数据总线输出到控制单元13。

第二配置寄存器12，其与控制单元13连接，用于接收外部输入的配置使能信号和长度配置信号，当配置使能信号为高电平时，将长度配置信号存入第二配置寄存器12中，将第二配置寄存器12中的数据通过数据总线输出到控制单元13。

控制单元13，其与地址产生模块2、数据调整模块5、数据分配模块6和数据后处理模块8连接，用于接收外部输入的数据使能信号、第一配置寄存器11的输出数据和第二配置寄存器的输出数据，当数据使能信号为高电平时，根据第一配置寄存器11的输出数据和第二配置寄存器的输出数据产生四个控制信号，这四个控制信号分别控制不同的模块完成不同的功能。其中第一控制信号通过控制总线传输给地址产生模块2，控制该地址产生模块2生成地址信号；第二控制信号通过控制总线传输给数据调整模块5，控制该数据调整模块5对数据进行移位/同步；第三控制信号通过控制总线传输给数据分配模块6，控制该数据分配模块6对数据进行选择；第四控制信号通过控制总线传输给数据后处理模块8，控制该数据后处理模块8对数据选择并进行加/减运算。

参照附图3，本发明处理器中数据调整模块5包括；一个最大绝对值单元51、一个最高有效位单元52和一个数据移位/同步单元53。其中：

最大绝对值单元51，其与最高有效位单元52连接，用于接收数据后处理模块8的输出数据，找出数据后处理模块8输出数据的最大绝对值，将该最大绝对值通过数据总线输出到最高有效位单元52。

最高有效位单元52，其与数据移位/同步单元53连接，用于接收最大绝对值单元51的输出数据，找出该数据的最高有效位，将最高有效位通过数据总线输出到数据移位/同步单元53。

数据移/同步单元53，其与数据分配模块6连接，用于接收最高有效位单元52的输出数据、控制逻辑模块1的控制信号和外挂存储模块4的输出数据，并根据控制信号判断是对外挂存储模块4输出的实部及虚部数据进行移位还是同步：如果控制信号为高电平则进行移位，则将外挂存储模块4输出的实部及虚部数据进行移位操作，移位的位数等于数据位宽减去最大有效位的差值；如果控制信号为低电平则进行同步，则将外挂存储模块4输出的实部及虚部数据进行同步；再将移位/同步后的实部及虚部数据分别通过数据总线传输给数据分配模块6。

参照附图4，本发明处理器中数据后处理模块8包括；第一数据选择单元81、第二数据选择单元82、一个截位单元83和四个加/减法单元。其中：

第一数据选择单元81，其与第一加/减法单元84和第三加/减法单元86连接，用于接收乘法树模块7的两个输出数据、常数0、数据分配模块6的输出数据、第一加/减法单元84的输出数据和逻辑控制模块1的控制信号，在该控制信号的控制下，选择出两个数据分别通过数据总线传输给第一加/减法单元84，选择出其中一个数据通过数据总线传输给第三加/减法单元86。

第一加/减法单元84，其与第一数据选择单元81和第三加/减法单元86连接，用于接收第一数据选择单元81的两个输出数据和逻辑控制模块1的控制信号，在该控制信号的控制下，将两个数据进行加法或者减法运算，运算结果通过数据总线传输给第一数据选择单元81和第三加/减法单元86。

第三加/减法单元86，其与截位单元83连接，用于接收通过第一数据选择单元81的输出数据、第一加/减法单元84的输出数据和逻辑控制模块1的控制信号，在控制信号的控制下，将两个数据进行加法或者减法运算，运算结果通过数据总线传输给截位单元83。

第二数据选择单元82，其与第二加/减法单元85和第四加/减法单元87连接，用于接收乘法树模块7的两个输出数据、常数0、数据分配模块6的输出数据、第二加/减法单元85的输出数据和逻辑控制模块1的控制信号，在该控制信号的控制下，选择出两个数据分别通过数据总线传输给第二加/减法单元85，选择出其中一个数据通过数据总线传输给第四加/减法单元87。

第二加/减法单元85，其与第二数据选择单元82和第四加/减法单元87连接，用于接收第二数据选择单元82的两个输出数据和逻辑控制模块1的控制信号，在该控制信号的控制下，将两个数据进行加法或者减法运算，运算结果通过数据总线传输给第二数据选择单元82和第四加/减法单元87。

第四加/减法单元87，其与截位单元83连接，用于接收通过第二数据选择单元82的输出数据、第二加/减法单元85的输出数据和逻辑控制模块1的控制信号，在该控制信号的控制下，将两个数据进行加法或者减法运算，运算结果通过数据总线传输给截位单元83。

截位单元83，其与外挂存储模块4和数据调整模块5连接，用于接收第三加/减法单元86的输出数据和第四加/减法单元87的输出数据，将两个数据截位后分别通过数据总线传输给外挂存储模块4和数据调整模块5。

参照图5，利用上述处理器进行雷达数字信号处理的方法，其步骤如下：

步骤1，初始参数配置

用户将处理器模式配置信息存入第一配置寄存器，将长度配置信息存入第二配置寄存器，将FFT/IFFT运算所需的蝶形因子存入蝶形因子模块，将低通滤波的系数、匹配滤波的系数存入外挂存储模块；

其中，模式配置信息位宽为2，包括四种工作模式，当模式配置信息为00时，进入数字下变频模式；当模式配置信息为01时，进入频域脉冲压缩模式；当模式配置信息为10时，进入动目标检测模式；当模式配置信息为11时，进入时分复用模式，时分复用的进行数字下变频、频域脉冲压缩和动目标检测运算；

长度配置信息位宽为20，高十位为脉冲压缩序列长度的信息，长度范围为2到1024，低十位为相参积累个数的信息，数目范围为2到1024。

步骤2，产生控制信号

2a)当数据使能信号为高电平时，处理器进入工作状态，工作标志信号的值为高电平，同时计数器开始计数，计数器根据第一配置寄存器和第二配置寄存器状态值判断计数是否结束，如果是，则工作标志信号的值跳变为低电平，如果不是，则工作标志信号的值保持高电平；

2b)当工作标志信号为高电平时，控制逻辑控制模块产生控制信号，这四个控制信号分别进行如下控制：

所述第一控制信号，用于控制地址产生模块生成地址信号，不同的工作模式需要不同的地址信号，具体表现如下；

当处理器处于数字下变频模式时，该控制信号用于控制地址产生模块生成数据外挂模块的读地址信号及写地址信号；当处理器处于频域脉冲压缩模式时，该控制信号用于控制地址产生模块生成蝶形因子模块的读地址信号和外挂模块的读地址信号及写地址信号；当处理器处于动目标检测模式时，该控制信号用于控制地址产生模块生成蝶形因子模块的读地址信号和外挂模块的读地址信号及写地址信号；当处理器处于时分复用模式时，该控制信号用于控制地址产生模块生成蝶形因子模块的读地址信号和外挂模块的读地址信号及写地址信号；

所述第二控制信号，用于控制数据调整模块对数据进行移位/同步，不同的工作模式需要对数据进行不同的操作，具体表现如下；

当处理器处于数字下变频模式时，没有用到该信号；当处理器处于频域脉冲压缩模式时，该控制信号用于对外挂存储模块输出的的匹配滤波系数进行同步，对外挂存储模块输出的的脉冲序列进行移位；当处理器处于动目标检测模式时，该控制信号用于对外挂存储模块输出的的脉冲序列进行移位；当处理器处于时分复用模式模式时，该控制信号用于对外挂存储模块输出的匹配滤波系数进行同步，对外挂存储模块输出的脉冲序列进行移位；

所述第三控制信号用于控制数据分配模块对数据进行选择，不同的工作模式需要对数据进行不同的选择，具体表现如下；

当处理器处于数字下变频模式时，该控制信号用于选择外部输入数据和数据调整模块的输出数据送给数据分配模块；当处理器处于频域脉冲压缩模式时，处理器需要依次进行快时间域FFT、匹配系数相乘和快时间域IFFT运算，进行快时域FFT/IFFT运算时，该控制信号用于选择外部输入数据、数据调整模块的输出数据和蝶形因子模块的输出数据送给数据分配模块，进行匹配系数相乘时，该控制信号用于选择数据调整模块的输出数据送给数据分配模块；当处理器处于动目标检测模式时，处理器需要进行慢时间域FFT运算，该控制信号用于选择外部输入数据、数据调整模块的输出数据和蝶形因子模块的输出数据送给数据分配模块；当处理器处于时分复用模式时，处理器需要进行数字下变频、快时间域FFT、匹配系数相乘、快时间域IFFT和慢时间域FFT运算，进行数字下变频时，该控制信号用于选择外部输入数据和数据调整模块的输出数据送给数据分配模块，进行快时域FFT/IFFT和慢时间域FFT时，该控制信号用于选择外部输入数据、数据调整模块的输出数据和蝶形因子模块的输出数据送给数据分配模块，进行匹配系数相乘时，该控制信号用于选择数据调整模块的输出数据送给数据分配模块；

所述第四控制信号用于控制数据后处理模块对数据选择后进行加/减运算，不同的工作模式需要不同的运算，具体表现如下；

当处理器处于数字下变频模式时，该控制信号用于控制数据后处理模块完成数字下变频中的累加运算；当处理器处于频域脉冲压缩时，处理器需要进行快时间域FFT、匹配系数相乘和快时间域IFFT运算，进行快时域FFT/IFFT时，该控制信号用于控制数据后处理模块完成蝶形运算的加法运算，进行匹配系数相乘时，该控制信号用于控制数据后处理模块完成匹配相乘的加法运算；当处理器处于动目标检测时，处理器需要进行慢时间域FFT运算，该控制信号用于控制数据后处理模块完成蝶形运算的加法运算；当处理器处于时分复用模式时，处理器需要进行数字下变频、快时间域FFT、匹配系数相乘、快时间域IFFT和慢时间域FFT运算，进行数字下变频时，该控制信号用于控制数据后处理模块完成数字下变频中的累加/减运算，进行快时域FFT/IFFT和慢时间域FFT时，该控制信号用于控制数据后处理模块完成蝶形运算中的加/减法运算，进行匹配系数相乘时，该控制信号用于控制数据后处理模块完成匹配相乘中的加/减法运算。

步骤3，判断是否完成工作模式所对应的运算：

工作模式对应的运算分为四种：第一种是数字下变频模式，包括低通滤波和抽取运算；第二种是频域脉冲压缩模式，包括快时间域FFT、匹配系数相乘和快时间域IFFT运算；第三种是动目标检测模式，包括慢时间域FFT运算；第四种是时分复用模式，包括数字下变频、快时间域FFT、匹配系数相乘、快时间域IFFT和慢时间域FFT运算；

判断是否完成工作模式所对应的运算是通过判断工作标志信号是否为低电平实现，如果工作标志信号是低电平，则完成了工作模式所对应的运算，如果工作标志信号是高电平，则未完成工作模式所对应的运算，执行步骤4。

步骤4，产生地址信号

地址产生信号模块在第一控制信号的控制下，产生蝶形因子模块的读地址信号，同时产生外挂存储模块的读地址信号及其写地址信号。

步骤5，数据准备

5a)接收外部的输入数据，将该数据输出到数据分配模块；

5b)根据外挂存储模块的读地址信号读取数据，将该数据的实部和虚部输出到数据调整模块，并根据第二控制信号对实部和虚部数据进行移位/同步后将实部和虚部结果送到数据分配模块；

5c)根据蝶形因子模块的读地址信号读取蝶形因子，将该蝶形因子的实部和虚部输出到数据分配模块。

步骤6，数据分配

数据分配模块在第三控制信号的控制下，从步骤5的五个输出数据和常数0中进行数据选择，选出四个数据输出到乘法树模块，选出一个数据输出到数据后处理模块。

步骤7，乘法运算

乘法树模块对步骤6输出的四个输出数据进行乘法运算，即先将第一数据与第二数据进行乘法运算；再将第三数据与第四数据进行乘法运算；然后将这两个计算结果截位后分别通过数据总线传输给数据后处理模块。

步骤8，数据后处理

数据后处理模块接收步骤6的一个输出数据、步骤7的两个输出数据数据和常数0，并将所接收的数据分别送到实部通道和虚部通道；再在第四控制信号的控制下，对实部通道和虚部通道的数据分别进行加/减运算，最后将实部和虚部两路结果进行截位后分别通过数据总线传输给外挂存储模块和数据调整模块。

步骤9，数据存储

将数据后处理模块的实部和虚部数据输出到数据调整模块，找出输出数据的最大绝对值及其最高有效位；将数据后处理模块的实部和虚部数据写到外挂存储模块中，返回步骤3。

以上描述仅是本发明的一个具体实例，显然对于本领域的专业人士来说，在了解了本发明内容和原理后，都有可能在不背离本发明原理、结构的情况下，进行形式和细节上的各种修正和改变，但是这些基于本发明思想的修正和改变仍在本发明的权利要求保护范围之内。

Claims (4)

1.一种可配置的雷达数字信号处理器，其特征在于包括：

控制逻辑模块(1)，用于配置雷达信号处理器的工作模式，产生与工作模式相对应的控制信号，该控制信号输送到地址产生模块(2)、数据调整模块(5)、数据分配模块(6)、数据后处理模块(8)；

地址产生模块(2)，用于根据控制信号产生读/写地址信号，并将地址信号输出到蝶形因子模块(3)和外挂存储模块(4)；

蝶形因子模块(3)，用于存储FFT/IFFT运算所需的蝶形因子，并根据地址控制信号读取存储的数据输出到数据分配模块(6)；

外挂存储模块(4)，用于存储低通滤波的系数、匹配滤波的系数和数据后处理模块(8)的运算结果，并根据地址控制信号读取存储的数据输出到数据调整模块(5)；

数据调整模块(5)，用于找出数据后处理模块(8)输出数据中的最大绝对值，并依据控制信号对外挂存储模块(4)的输出数据进行移位或者同步，将处理后的数据输出到数据分配模块(6)；

数据分配模块(6)，用于依据控制信号对蝶形因子模块(3)的输出数据、外挂存储模块(4)输出数据、外部输入数据和常数0进行选择，将选择结果输出到乘法树模块(7)和数据后处理模块(8)；

乘法树模块(7)，用于对数据分配模块(6)的数据进行乘法运算，将运算结果截位后输出到数据后处理模块(8)；

数据后处理模块(8)，用于依据控制信号对数据分配模块(6)的输出数据、乘法树模块(7)的输出数据进行加/减运算，将运算结果输出到数据调整模块(5)和外挂存储模块(4)；

所述数据后处理模块(8)包括：一个第一数据选择单元(81)、一个第二数据选择单元(82)、一个截位单元(83)和四个加/减法单元；

第一数据选择单元(81)，用于根据控制模块(1)传输的控制信号，从数据分配模块(6)的输出数据、乘法树模块(7)的输出数据、第一加/减法单元(84)的输出数据和常数0中，选择出其中两个数据输出给第一加/减法单元(84)，选择出其中一个数据输出给第三加/减法单元(86)；

第一加/减法单元(84)，用于对第一数据选择单元(81)输出的两个数据进行加/减运算，并将运算结果输出给第一数据选择单元(81)和第三加/减法单元(86)；

第三加/减法单元(86)，用于对第一数据选择单元(81)的输出数据和第一加/减法单元(84)的输出数据进行加/减运算，将结果输出给截位单元(83)；

第二数据选择单元(82)，用于根据控制模块(1)传输的控制信号，从数据分配模块(6)的输出数据、乘法树模块(7)的输出数据、第二加/减法单元(85)的输出数据和常数0中，选出其中两个数据输出给第二加/减法单元(85)，选出其中一个数据输出给第四加/减法单元(87)；

第二加/减法单元(85)，用于对第二数据选择单元(82)输出的两个数据进行加/减运算，将运算结果输出给第四加/减法单元(87)；

第四加/减法单元(87)，用于对第二数据选择单元(82)的输出数据和第二加/减法单元(85)的输出数据进行加/减运算，将运算结果输出给截位单元(83)；

截位单元(83)，用于对第三加/减法单元(86)和第四加/减法单元(87)的输出结果截位后输出给外挂存储模块(4)和数据调整模块(5)。

2.根据权利要求1所述的可配置的雷达数字信号处理器，其特征在于，所述逻辑控制模块(1)包括：第一配置寄存器(11)、第二配置寄存器(12)和一个控制单元(13)；该第一配置寄存器(11)用于存储处理器的模式配置信息，该第二配置寄存器(12)用于存储长度配置信息；控制单元(13)的输入端与第一配置寄存器(11)和第二配置寄存器(12)相连，在第一配置寄存器(11)、第二配置寄存器(12)和外部输入的数据使能信号的控制下产生控制信号，输出给地址产生模块(2)、数据调整模块(5)、数据分配模块(6)、和数据后处理模块(8)。

3.根据权利要求1所述的可配置的雷达数字信号处理器，其特征在于，所述数据调整模块(5)包括：一个最大绝对值单元(51)、一个最高有效位单元(52)和一个数据移位/同步单元(53)；最大绝对值单元(51)用于找出数据后处理模块(8)输出数据的最大绝对值，并输出给最高有效位单元(52)；最高有效位单元(52)用于找出最大绝对值的最高有效位，并输出给数据移位/同步单元(53)；数据移位/同步单元(53)用于根据控制信号和最高有效位对外挂存储模块(4)的输出数据进行移位/同步，并输出给数据分配模块(6)。

4.一种利用权利要求1的处理器进行雷达数字信号处理的方法，包括如下步骤：

(1)初始参数配置：

用户将处理器模式配置信息存入第一配置寄存器，将长度配置信息存入第二配置寄存器，将FFT/IFFT运算所需的蝶形因子存入蝶形因子模块，将低通滤波的系数、匹配滤波的系数存入外挂存储模块；

(2)产生控制信号：

当数据使能信号为高电平时，处理器进入工作状态，工作标志信号的值为高电平，同时计数器开始计数，计数器根据第一配置寄存器和第二配置寄存器状态值判断计数是否结束，如果是，则工作标志信号的值跳变为低电平，如果不是，则工作标志信号的值保持高电平；

当工作标志信号为高电平时，逻辑控制模块的控制单元产生四个控制信号：

第一控制信号用于控制地址产生模块生成地址信号，即当处理器处于频域脉冲压缩模式时脉冲压缩模式时，控制地址产生模块生成蝶形因子模块的读地址信号和外挂模块的读地址信号及写地址信号；当处理器处于动目标检测模式时，控制地址产生模块生成蝶形因子模块的读地址信号和外挂模块的读地址信号及写地址信号；当处理器处于时分复用模式时，控制地址产生模块生成蝶形因子模块的读地址信号和外挂模块的读地址信号及写地址信号

第二控制信号用于控制数据调整模块对数据进行移位/同步，即当处理器处于频域脉冲压缩模式时，对外挂存储模块输出的匹配滤波系数进行同步，对外挂存储模块输出的的脉冲序列进行移位；当处理器处于动目标检测模式时，对外挂存储模块输出的的脉冲序列进行移位；当处理器处于时分复用模式时，对外挂存储模块输出的匹配滤波系数进行同步，对外挂存储模块输出的脉冲序列进行移位；

第三控制信号用于控制数据分配模块对数据进行选择，即当处理器处于数字下变频模式时，选择外部输入数据和数据调整模块的输出数据送给数据分配模块；当处理器处于频域脉冲压缩模式时，处理器需要依次进行快时间域FFT、匹配系数相乘和快时间域IFFT运算，在进行快时域FFT/IFFT运算时，该控制信号选择外部输入数据、数据调整模块的输出数据和蝶形因子模块的输出数据送给数据分配模块，在进行匹配系数相乘时，该控制信号选择数据调整模块的输出数据送给数据分配模块；当处理器处于动目标检测模式时，处理器需要进行慢时间域FFT运算，该控制信号选择外部输入数据、数据调整模块的输出数据和蝶形因子模块的输出数据送给数据分配模块；当处理器处于时分复用模式时，处理器需要进行数字下变频、快时间域FFT、匹配系数相乘、快时间域IFFT和慢时间域FFT运算，在进行数字下变频时，该控制信号选择外部输入数据和数据调整模块的输出数据送给数据分配模块，在进行快时域FFT/IFFT和慢时间域FFT时，该控制信号选择外部输入数据、数据调整模块的输出数据和蝶形因子模块的输出数据送给数据分配模块，在进行匹配系数相乘时，该控制信号选择数据调整模块的输出数据送给数据分配模块；

第四控制信号用于控制数据后处理模块对数据选择后进行加/减运算，即当处理器处于数字下变频模式时，控制数据后处理模块完成数字下变频中的累加运算；当处理器处于频域脉冲压缩时，处理器需要进行快时间域FFT、匹配系数相乘和快时间域IFFT运算，在进行快时域FFT/IFFT时，控制数据后处理模块完成蝶形运算的加法运算，在进行匹配系数相乘时，控制数据后处理模块完成匹配相乘的加法运算；当处理器处于动目标检测时，处理器需要进行慢时间域FFT运算，该控制信号控制数据后处理模块完成蝶形运算的加法运算；当处理器处于时分复用模式时，处理器需要进行数字下变频、快时间域FFT、匹配系数相乘、快时间域IFFT和慢时间域FFT运算，在进行数字下变频时，该控制信号控制数据后处理模块完成数字下变频中的累加/减运算，在进行快时域FFT/IFFT和慢时间域FFT时，该控制信号控制数据后处理模块完成蝶形运算中的加/减法运算，在进行匹配系数相乘时，该控制信号控制数据后处理模块完成匹配相乘中的加/减法运算；

(3)判断是否完成运算：

判断工作标志信号是否为低电平，如果是，则运算完成，如果不是，则运算未完成，执行步骤(4)；

(4)产生地址信号：

地址产生信号模块在第一控制信号的控制下，产生蝶形因子模块的读地址信号，同时产生外挂存储模块的读地址信号及其写地址信号；

(5)数据准备：

根据外挂存储模块的读地址信号读取数据输出到数据调整模块，并根据第二控制信号对数据进行移位/同步后将该结果送到数据分配模块；根据蝶形因子模块的读地址信号读取蝶形因子，将该数据输出到数据分配模块；接收外部的输入数据，将该数据输出到数据分配模块；

(6)数据分配：

数据分配模块在第三控制信号的控制下，从步骤(5)的输出数据中选择数据，输出到乘法树模块、数据后处理模块；

(7)乘法运算：

乘法树模块对步骤(6)输出数据进行乘法运算，获得的结果进行截位后输出到数据后处理模块；

(8)数据后处理：

数据后处理模块在第四控制信号的控制下，对步骤(6)、步骤(7)的输出数据进行选择后进行加/减运算，将计算结果截位后输送给外挂存储模块、数据调整模块；

(9)数据存储：

将数据后处理模块的计算结果输出到数据调整模块，找出输出数据的最大绝对值及该最大绝对值的最高有效位；将数据后处理模块的计算结果写到外挂存储模块中，返回步骤(3)。