CN104753534A - 一种扩展adc采样带宽的装置和方法 - Google Patents

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Abstract

本发明公开了一种扩展ADC采样带宽的装置，所述装置包括采样时钟电路、多路ADC电路和合路电路；所述采样时钟电路与所述多路ADC电路连接，用于给所述多路ADC电路提供采样时钟；所述多路ADC电路用于在采样时钟的控制下，对输入的模拟信号进行多路采样，每路采样之间具有采样延时；所述合路电路与所述多路ADC电路连接，用于对多路采样数据进行合并。本发明还公开了一种扩展ADC采样带宽的方法。本发明使用多路ADC电路，每路ADC电路采样时间做相对的延迟；采样完后把这些ADC电路采得的数交叉组合，可以解决相对采样点数过少的问题，从而能够在低的采样速率下提升采样带宽。

Description

一种扩展ADC采样带宽的装置和方法
技术领域
本发明涉及无线通信领域，特别是涉及一种扩展ADC（Analog to DigitalConverter，模数转换器）采样带宽的装置和方法。
背景技术
随着无线通信的发展以及混模技术的应用，发射和接收信号的带宽越来越宽；对于DPD（Digital Pre-Distortion，数字预失真）反馈采样来说，为了获取足够的非线性信息，一般需要获取到载波信号的5～7倍带宽的反馈信号；比如50MHz的载波信号，反馈需要采样250MHz～350MHz，目前我们用的是IQ（In-phase Quadrature，同相正交）解调器，可以实现2倍采样带宽的扩宽，按184.32MHz的采样速率，一般能采到150MHz带宽左右，还是有些不够；对于接收ADC来说同样存在类似问题，带宽扩宽后，混叠过渡带急剧缩窄，对中频滤波器的要求越来越高。
现有ADC采样的原理如图1所示，采用一个ADC对模拟电路进行采样，ADC的采样过程如图2a和图2b所示，采样频率固定，随着输入信号频率的提高，相对的采样点数越来少，还原出来的信号的越不准确，一般情况下要还原出来的信号不混叠的话，需要满足奈奎斯特采样定律，要采样还原更高的频率需要使用更高的采样速率。
但是，现有的ADC由于采样速率跟不上输入信号的变化，相对采样点数过少，因此所能处理的带宽有限。
发明内容
本发明要解决的技术问题是提供一种扩展ADC采样带宽的装置和方法，用以解决现有技术的ADC处理带宽有限的问题。
为解决上述技术问题，一方面，本发明提供一种扩展ADC采样带宽的装置，所述装置包括采样时钟电路、多路ADC电路和合路电路；
所述采样时钟电路与所述多路ADC电路连接，用于给所述多路ADC电路提供采样时钟；
所述多路ADC电路用于在采样时钟的控制下，对输入的模拟信号进行多路采样，每路采样之间具有采样延时；
所述合路电路与所述多路ADC电路连接，用于对多路采样数据进行合并。
进一步，所述多路ADC电路包括n组ADC和n-1组延时电路。
进一步，所述延时电路位于模拟电路与所述ADC之间，用于对输入的模拟信号进行延时。
进一步，每组延时电路的输入端与模拟电路连接，第1组～第n-1组延时电路的输出端分别与第2组～第n组ADC的输入端连接。
进一步，第1组～第n-1组延时电路依次串联，第1组延时电路的输入端与模拟电路连接，第1组～第n-1组延时电路的输出端分别与第2组～第n组ADC的输入端连接。
进一步，所述延时电路位于所述采样时钟电路和ADC之间，用于对采样时钟信号进行延时。
进一步，每组延时电路的输入端与所述采样时钟电路连接，第1组～第n-1组延时电路的输出端分别与第2组～第n组ADC的采样控制端连接。
进一步，第1组～第n-1组延时电路依次串联，第1组延时电路的输入端与所述采样时钟电路连接，第1组～第n-1组延时电路的输出端分别与第2组～第n组ADC的采样控制端连接。
进一步，在所述多路ADC电路中，相邻的ADC电路之间的采样延时为其中T为所述采样时钟电路的采样周期，n为ADC电路的路数。
进一步，所述合路电路为或门电路。
另一方面，本发明还提供一种扩展ADC采样带宽的方法，所述方法包括以下步骤：
在采样时钟的控制下，对输入的模拟信号进行多路采样，每路采样之间具有采样延时；
对多路采样数据进行合并。
进一步，所述对输入的模拟信号进行多路采样具体为：采样时钟不变，对输入的模拟信号延时后进行采样。
进一步，所述对输入的模拟信号进行多路采样具体为：模拟信号不变，对采样时钟信号延时后进行采样。
进一步，相邻路之间的采样延时为其中T为采样周期，n为路数。
进一步，所述对多路采样数据进行合并具体为：将多路采样数据进行信号相加。
本发明有益效果如下：
本发明使用多路ADC电路，每路ADC电路采样时间做相对的延迟；采样完后把这些ADC电路采得的数交叉组合，可以解决相对采样点数过少的问题，从而能够在低的采样速率下提升采样带宽。
附图说明
图1是现有技术的ADC采样装置的结构图；
图2a是现有技术低输入信号的采样效果图；
图2b是现有技术高输入信号的采样效果图；
图3是本发明实施例的一种扩展ADC采样带宽的装置的结构图；
图4a是本发明实施例的一种扩展ADC采样带宽的装置的具体结构图；
图4b是本发明实施例的另一种扩展ADC采样带宽的装置的具体结构图；
图4c是本发明实施例的另一种扩展ADC采样带宽的装置的具体结构图；
图4d是本发明实施例的另一种扩展ADC采样带宽的装置的具体结构图；
图5a是现有技术的单ADC采样示意图；
图5b是本发明实施例的采用两个ADC联合交错采样示意图；
图6a是本发明实施例的采用两个ADC联合交错采样示意图；
图6b是现有技术的单ADC速率提高1倍后采样示意图；
图7a是本发明实施例的一种使用两个ADC拓展ADC采样带宽的装置的结构图；
图7b是本发明实施例的另一种使用两个ADC拓展ADC采样带宽的装置的结构图；
图8a是本发明实施例的两路ADC采用时40MHz的信号采样示意图；
图8b是本发明实施例的两路ADC采用时60MHz的信号采样示意图；
图9a是本发明实施例的本发明实施例的一种使用四个ADC拓展ADC采样带宽的装置的结构图；
图9b是本发明实施例的本发明实施例的另一种使用四个ADC拓展ADC采样带宽的装置的结构图；
图10a是本发明实施例的四路ADC采用时40MHz的信号采样示意图；
图10b是本发明实施例的四路ADC采用时60MHz的信号采样示意图；
图10c是本发明实施例的四路ADC采用时140MHz的信号采样示意图；
图10d是本发明实施例的四路ADC采用时160MHz的信号采样示意图。
具体实施方式
为了解决现有技术的ADC处理带宽有限的问题，本发明提供了一种扩展ADC采样带宽的装置和方法，以下结合附图以及四个实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不限定本发明。
实施例1
本发明实施例的一种扩展ADC采样带宽的装置如图3所示，包括采样时钟电路31、多路ADC电路32和合路电路33；所述采样时钟电路31与所述多路ADC电路32连接，用于给所述多路ADC电路32提供采样时钟；所述多路ADC电路32用于在采样时钟的控制下，对输入的模拟信号进行多路采样，每路采样之间具有采样延时；所述合路电路33与所述多路ADC电路32连接，用于对多路采样数据进行合并，本实施例中，所述合路电路采用或门电路。所述多路ADC电路32包括n组ADC321和n-1组延时电路322，第1组～第n-1组延时电路分别与第2组～第n组ADC连接。在所述多路ADC电路32中，相邻的ADC321之间的采样延时为其中T为所述采样时钟电路31的采样周期，n为ADC电路的路数。
ADC321和延时电路322的连接方式分为两种类型，一种是延时电路322位于模拟电路与ADC321之间，用于对输入的模拟信号进行延时；另一种是延时电路322位于采样时钟电路31和ADC321之间，用于对采样时钟信号进行延时。
当延时电路322位于模拟电路与ADC321之间时，又分为以下两种连接方式：第一种如图4a所示，每组延时电路322的输入端与模拟电路连接，第1组～第n-1组延时电路322的输出端分别与第2组～第n组ADC321的输入端连接。第二种如图4b所示，第1组～第n-1组延时电路322依次串联，第1组延时电路322的输入端与模拟电路连接，第1组～第n-1组延时电路322的输出端分别与第2组～第n组ADC321的输入端连接。
当延时电路322位于采样时钟电路31和ADC321之间时，又分为以下两种连接方式：第一种如图4c所示，每组延时电路322的输入端与所述采样时钟电路31连接，第1组～第n-1组延时电路322的输出端分别与第2组～第n组ADC321的采样控制端连接。第二种如图4d所示，第1组～第n-1组延时电路322依次串联，第1组延时电路322的输入端与所述采样时钟电路31连接，第1组～第n-1组延时电路322的输出端分别与第2组～第n组ADC321的采样控制端连接。
实施例2
本发明实施例的一种扩展ADC采样带宽的方法，包括以下步骤：
（1）在采样时钟的控制下，对输入的模拟信号进行多路采样，每路采样之间具有采样延时。本实施例中，相邻路之间的采样延时为其中T为采样
周期，n为路数。对输入的模拟信号进行多路采样时，可以采用采样时钟不变，对输入的模拟信号延时后进行采样的方式；也可以采用模拟信号不变，对采样时钟信号延时后进行采样的方式。
（2）对多路采样数据进行合并。
以使用两个ADC为例，每个ADC采样时间做相对的延迟，本实施例中两个ADC的采样差半个采样周期，采样完后把这些ADC采得的数交叉组合，即将多路采样数据进行信号相加。如图5a和图5b所示，图5a为现有技术的单ADC采样示意图，图5b为本实施例采用两个ADC联合交错采样示意图。
下面将本实施例的采样结果与使用一个采样速率提高一倍后的ADC的采样效果进行比较，如图6a和图6b所示，其中图6a为本实施例采用两个ADC联合交错采样示意图，图6b为单ADC速率提高1倍后采样示意图。
通过上面的比较可以看出，两个ADC延迟采样达到的效果和一个ADC采样速率提高一倍后的采样效果相当；这样，两个ADC延迟采样可以把采样带宽扩展到两倍，同样4个ADC分别延迟0、1/4时钟、1/2时钟、3/4时钟采样，然后合并可以把采样带宽扩展到4倍。因此，本发明可以根据需要增加并联的ADC的数量来在低的采样速率下提升采样带宽。
实施例3
本实施例以使用两个ADC拓展ADC采样带宽为例进行分析，本实施例采用下面两种方式：第一种如图7a所示，为在时钟同步情况下，通过输入信号分路后延时获得ADC的合并数据；第二种如图7b所示，为采样时钟差半个采样周期，ADC的时钟延时获得ADC的合并数据。
本实施例中，使用100MHz的采样时钟分别对40MHz、60MHz的信号进行采样，40MHz的信号采样示意图如图8a所示，60MHz的信号采样示意图如图8b所示。参照图8a和图8b，其结果如下，N1、N2为单个ADC采样数据，N4为两个ADC合并后的数据，然后做FFT（Fast Fourier Transformation，快速傅立叶变换）（为了显示混叠位置，也使用内插后的N1做FFT），从结果看出对于单个ADC，100MHz的采样速率，由于混叠无法区分40MHz和60MHz频点的信号，都是恢复成第一奈奎斯特40MHz的信号；而两个ADC数据合并后，可以区分；采样带宽由原来的一个奈奎斯特域50MHz扩展到50×2＝100MHz。
实施例4
本实施例以使用四个ADC拓展ADC采样带宽为例进行分析，本实施例采用下面两种方式：第一种如图9a所示，为相邻采样时钟差1/4个采样周期，ADC的时钟延时获得ADC的合并数据；第二种如图9b所示，为在时钟同步情况下，通过输入信号分路后延时获得ADC的合并数据。
本实施例中，使用100MHz的采样时钟分别对40MHz、60MHz、140MHz、160MHz的信号进行采样，40MHz的信号采样示意图如图10a所示，60MHz的信号采样示意图如图10b所示，140MHz的信号采样示意图如图10c所示，160MHz的信号采样示意图如图10d所示。参照图10a、图10b、图10c和图10d，其结果如下，N1、N2、N3、N4为单个ADC采样数据，Na为四个ADC合并后的数据，Na做FFT（为了显示混叠位置，也使用内插后的N2做FFT），从结果看出四个ADC数据合并后，可以区分40MHz、60MHz和140MHz、160MHz频点的信号，采样带宽由原来的一个奈奎斯特域50MHz扩展到50×4＝200MHz。
本发明使用多路ADC电路，每路ADC电路采样时间做相对的延迟；采样完后把这些ADC电路采得的数交叉组合，可以解决相对采样点数过少的问题，从而能够在低的采样速率下提升采样带宽。
尽管为示例目的，已经公开了本发明的优选实施例，本领域的技术人员将意识到各种改进、增加和取代也是可能的，因此，本发明的范围应当不限于上述实施例。

Claims (15)

1.一种扩展ADC采样带宽的装置，其特征在于，所述装置包括采样时钟电路、多路ADC电路和合路电路；
所述采样时钟电路与所述多路ADC电路连接，用于给所述多路ADC电路提供采样时钟；
所述多路ADC电路用于在采样时钟的控制下，对输入的模拟信号进行多路采样，每路采样之间具有采样延时；
所述合路电路与所述多路ADC电路连接，用于对多路采样数据进行合并。
2.如权利要求1所述的扩展ADC采样带宽的装置，其特征在于，所述多路ADC电路包括n组ADC和n-1组延时电路。
3.如权利要求2所述的扩展ADC采样带宽的装置，其特征在于，所述延时电路位于模拟电路与所述ADC之间，用于对输入的模拟信号进行延时。
4.如权利要求3所述的扩展ADC采样带宽的装置，其特征在于，每组延时电路的输入端与模拟电路连接，第1组～第n-1组延时电路的输出端分别与第2组～第n组ADC的输入端连接。
5.如权利要求3所述的扩展ADC采样带宽的装置，其特征在于，第1组～第n-1组延时电路依次串联，第1组延时电路的输入端与模拟电路连接，第1组～第n-1组延时电路的输出端分别与第2组～第n组ADC的输入端连接。
6.如权利要求2所述的扩展ADC采样带宽的装置，其特征在于，所述延时电路位于所述采样时钟电路和ADC之间，用于对采样时钟信号进行延时。
7.如权利要求6所述的扩展ADC采样带宽的装置，其特征在于，每组延时电路的输入端与所述采样时钟电路连接，第1组～第n-1组延时电路的输出端分别与第2组～第n组ADC的采样控制端连接。
8.如权利要求6所述的扩展ADC采样带宽的装置，其特征在于，第1组～第n-1组延时电路依次串联，第1组延时电路的输入端与所述采样时钟电路连接，第1组～第n-1组延时电路的输出端分别与第2组～第n组ADC的采样控制端连接。
9.如权利要求1至8任一项所述的扩展ADC采样带宽的装置，其特征在于，在所述多路ADC电路中，相邻的ADC电路之间的采样延时为其中T为所述采样时钟电路的采样周期，n为ADC电路的路数。
10.如权利要求1至8任一项所述的扩展ADC采样带宽的装置，其特征在于，所述合路电路为或门电路。
11.一种扩展ADC采样带宽的方法，其特征在于，所述方法包括以下步骤：
在采样时钟的控制下，对输入的模拟信号进行多路采样，每路采样之间具有采样延时；
对多路采样数据进行合并。
12.如权利要求11所述的扩展ADC采样带宽的方法，其特征在于，所述对输入的模拟信号进行多路采样具体为：采样时钟不变，对输入的模拟信号延时后进行采样。
13.如权利要求11所述的扩展ADC采样带宽的方法，其特征在于，所述对输入的模拟信号进行多路采样具体为：模拟信号不变，对采样时钟信号延时后进行采样。
14.如权利要求11至13任一项所述的扩展ADC采样带宽的方法，其特征在于，相邻路之间的采样延时为 其中T为采样周期，n为路数。
15.如权利要求11至13任一项所述的扩展ADC采样带宽的方法，其特征在于，所述对多路采样数据进行合并具体为：将多路采样数据进行信号相加。
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