CN104752311B - 一种绝缘体上硅衬底及其制造方法 - Google Patents
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- 239000000758 substrate Substances 0.000 title claims abstract description 220
- 238000000034 method Methods 0.000 title claims abstract description 62
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 35
- 239000012212 insulator Substances 0.000 title claims abstract description 31
- 239000004065 semiconductor Substances 0.000 claims abstract description 150
- 230000004888 barrier function Effects 0.000 claims abstract description 57
- 239000000853 adhesive Substances 0.000 claims abstract description 45
- 230000001070 adhesive effect Effects 0.000 claims abstract description 45
- 238000009413 insulation Methods 0.000 claims abstract description 40
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 37
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 37
- 239000010703 silicon Substances 0.000 claims abstract description 37
- 238000000407 epitaxy Methods 0.000 claims abstract description 33
- 239000000463 material Substances 0.000 claims description 21
- 238000005530 etching Methods 0.000 claims description 16
- 239000011248 coating agent Substances 0.000 claims description 10
- 238000000576 coating method Methods 0.000 claims description 10
- 230000009467 reduction Effects 0.000 claims description 10
- 238000002347 injection Methods 0.000 claims description 6
- 239000007924 injection Substances 0.000 claims description 6
- 238000000137 annealing Methods 0.000 claims description 5
- GPRLSGONYQIRFK-UHFFFAOYSA-N hydron Chemical compound [H+] GPRLSGONYQIRFK-UHFFFAOYSA-N 0.000 claims description 3
- 230000003287 optical effect Effects 0.000 claims description 3
- 238000004806 packaging method and process Methods 0.000 abstract description 6
- 230000008901 benefit Effects 0.000 abstract description 2
- 239000010410 layer Substances 0.000 description 81
- 229910052581 Si3N4 Inorganic materials 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 4
- 230000008569 process Effects 0.000 description 3
- 230000008859 change Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 2
- 239000010409 thin film Substances 0.000 description 2
- 230000003321 amplification Effects 0.000 description 1
- 238000005452 bending Methods 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000001066 destructive effect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000010408 film Substances 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 238000011946 reduction process Methods 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
- H01L21/76283—Lateral isolation by refilling of trenches with dielectric material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
- H01L21/76254—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
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- Engineering & Computer Science (AREA)
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Abstract
本发明提供一种绝缘体上硅衬底及其制造方法，涉及半导体技术领域。本发明的绝缘体上硅衬底的制造方法包括：步骤S101：在第一半导体衬底的第一表面形成位于第一区域的岛状绝缘层；步骤S102：形成覆盖岛状绝缘层以及第一半导体衬底的第一表面的其他区域的硅外延层；步骤S103：在硅外延层内形成位于岛状绝缘层上方的沟槽，暴露出岛状绝缘层；步骤S104：形成覆盖岛状绝缘层及硅外延层的第一绝缘粘接层，在第一半导体衬底的第一表面接合第二半导体衬底。该方法可以制备位于埋入式绝缘层之上的第一半导体衬底在不同区域具有不同厚度的衬底，有利于减小器件的尺寸，提高器件的性能，并降低封装成本。本发明的绝缘体上硅衬底，同样具有上述优点。
Description
技术领域
本发明涉及半导体技术领域，具体而言涉及一种绝缘体上硅（SOI）衬底及其制造方法。
背景技术
在半导体技术领域中，与制备于体硅衬底上的晶体管相比，制备于绝缘体上硅（SOI）衬底之上的晶体管（例如MOSFET），尤其对于应用于射频开关与调频、功率放大与管理等方面的晶体管而言，具有更优异的性能。
为了满足各自的性能要求，不同类型的晶体管需要采用不同的源极、漏极以及阱区工艺，因此，对SOI衬底中位于埋入式氧化层（BOX）之上的单晶硅衬底的厚度要求也不同。
在现有技术中，由于在单一的SOI衬底中，位于BOX之上的单晶硅薄膜衬底的厚度在各个区域是相同的。然而，不同类型晶体管器件由于其自身器件性能和结构的要求不同，需要分别在不同单晶硅薄膜厚度的SOI硅片上制备，然后将这些不同类型的晶体管进行芯片级封装，以最终获得满足实际需要的半导体器件。
根据上述方法制备的半导体器件，相对于在单一衬底上制备的半导体器件而言，往往封装成本较高，且尺寸较大。此外，相对于单一衬底上的器件，该半导体器件的性能往往也会受到一定影响。因此，为解决现有技术中的上述问题，有必要提出一种新的绝缘体上硅（SOI）衬底及其制造方法。
发明内容
针对现有技术的不足，本发明提出一种新的绝缘体上硅（SOI）衬底及其制造方法，在该SOI衬底中，位于BOX之上的单晶硅衬底在不同区域具有不同的厚度。
本发明实施例一提供一种绝缘体上硅衬底的制造方法，所述方法包括：
步骤S101：提供第一半导体衬底，在所述第一半导体衬底的第一表面形成位于第一区域的岛状绝缘层；
步骤S102：形成覆盖所述岛状绝缘层以及所述第一半导体衬底的第一表面的其他区域的硅外延层；
步骤S103：通过刻蚀在所述硅外延层内形成位于所述岛状绝缘层上方的沟槽，暴露出所述岛状绝缘层；
步骤S104：在所述第一半导体衬底的第一表面形成覆盖所述岛状绝缘层以及所述硅外延层的第一绝缘粘接层，在所述第一半导体衬底的第一表面接合作为承载衬底的第二半导体衬底。
可选地，在所述步骤S101中，形成所述岛状绝缘层的方法包括：
在所述第一半导体衬底的第一表面形成氧化物层；
在所述氧化物层的表面形成位于所述第一半导体衬底的第一区域的第一硬掩膜层；
利用所述第一硬掩膜层进行刻蚀，去除所述氧化物层位于所述第一半导体衬底的第一区域以外的部分；
去除所述第一硬掩膜层。
可选地，在所述步骤S102中，所述硅外延层与所述第一半导体衬底的材料相同。
可选地，在所述步骤S103中，所述刻蚀采用光学对准的方法进行。
可选地，所述步骤S103包括：
在所述硅外延层的表面形成在所述岛状绝缘层的上方具有开口的第二硬掩膜层；
利用所述第二硬掩膜层进行刻蚀，去除所述硅外延层位于所述第二硬掩膜层的开口位置的部分，以形成沟槽；
去除所述第二硬掩膜层。
可选地，所述步骤S104包括：
步骤S1041：在所述第一半导体衬底的第一表面形成覆盖所述岛状绝缘层以及所述硅外延层的第一绝缘粘接层；
步骤S1042：提供第二半导体衬底，在所述第二半导体衬底的第一表面上形成第二绝缘粘接层；
步骤S1043：将所述第一半导体衬底与所述第二半导体衬底通过所述第一绝缘粘接层与所述第二绝缘粘接层接合，以形成绝缘体上硅衬底。
可选地，在所述步骤S1042与所述步骤S1043之间还包括：对所述第一绝缘粘接层进行平坦化的步骤。
可选地，所述岛状绝缘层、所述第一绝缘粘接层和所述第二绝缘粘接层的材料相同。
可选地，在所述步骤S104之后还包括步骤S105：
从所述第一半导体衬底的第二表面对所述第一半导体衬底进行减薄处理；其中，第二表面是与第一表面相对的表面。
可选地，在所述步骤S101中，在形成所述岛状绝缘层之前，在所述第一半导体衬底内形成减薄停止层；在所述步骤S105中，所述减薄处理停止于所述减薄停止层的上方，或者所述减薄处理将所述减薄停止层一并去除。
可选地，形成所述减薄停止层的方法包括：
在所述第一半导体衬底的第一表面形成第一牺牲层；
从所述第一半导体衬底的第一表面对所述第一半导体衬底进行氢离子注入以形成作为所述减薄停止层的离子注入层。
可选地，在形成所述离子注入层的步骤之后还包括：对所述第一半导体衬底进行退火处理的步骤。
可选地，在所述步骤S105之后还包括步骤S106：对所述第一半导体衬底进行倒角处理。
本发明实施例二提供一种绝缘体上硅衬底，包括第一半导体衬底、第二半导体衬底以及位于所述第一半导体衬底与所述第二半导体衬底之间的埋入式绝缘层，其中，所述第一半导体衬底用于形成半导体器件，所述第二半导体衬底作为承载衬底，所述第一半导体衬底在至少一个区域的厚度小于其他区域的厚度。
可选地，所述第二半导体衬底在各个区域的厚度相同，所述埋入式绝缘层在所述至少一个区域延伸入所述第一半导体衬底。
可选地，所述埋入式绝缘层包括位于所述第一半导体衬底内的岛状绝缘层、覆盖所述第一半导体衬底的第一表面与所述岛状绝缘层的第一绝缘粘接层、以及覆盖所述第二半导体衬底的第一表面的第二绝缘粘接层。
本发明的绝缘体上硅衬底的制造方法，可以制备位于BOX之上的第一半导体衬底在不同区域具有不同厚度的SOI衬底，有利于减小半导体器件的尺寸，提高半导体器件的性能，并降低封装成本。本发明的绝缘体上硅衬底，同样具有上述优点。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1A至图1G为本发明实施例一的一种SOI衬底的制造方法的相关步骤形成的图形的示意性剖视图；
图2为本发明实施例一的一种SOI衬底的制造方法的一种示意性流程图；
图3为本发明实施例二的一种SOI衬底的示意性剖视图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本发明的范围。
为了彻底理解本发明，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
实施例一
本发明实施例提供一种绝缘体上硅（SOI；Silicon On Insulator）衬底的制造方法，根据该方法制备的SOI衬底，位于BOX之上的单晶硅衬底（第一半导体衬底）在不同区域具有不同的厚度。因此，可以将对位于BOX之上的单晶硅衬底具有不同厚度要求的不同类型的晶体管在同一SOI衬底上制造，与现有技术中在不同SOI衬底上分别制备不同类型的晶体管并通过芯片级封装制备半导体器件相比，可以减小制得的半导体器件的尺寸，提高半导体器件的性能，并降低封装成本。
下面，参照图1A-图1G以及图2来描述本发明实施例提出的SOI衬底的制造方法一个示例性方法的详细步骤。其中，图1A至1G为本发明实施例的一种SOI衬底的制造方法的相关步骤形成的图形的示意性剖视图；图2为本发明实施例的一种SOI衬底的制造方法的一种示意性流程图。
示例性地，本实施例的SOI衬底的制造方法，包括如下步骤：
步骤A1：提供第一半导体衬底100，在第一半导体衬底100内形成减薄停止层1001，如图1A所示。
示例性地，形成减薄停止层1001的方法包括如下步骤：
步骤A101：在第一半导体衬底100的第一表面形成第一牺牲层（图1A未示出）。其中，第一牺牲层的材料，可以为氧化物或其他合适的材料。
步骤A102：从第一半导体衬底100的第一表面对第一半导体衬底100进行氢离子注入，以在第一半导体衬底100内形成离子注入层1001，如图1A所示。
其中，离子注入层1001距第一半导体衬底100的第一表面的距离可以根据实际需要进行设定。在本实施例中，离子注入层1001即为减薄停止层1001。在图1A中，箭头用于示意离子注入过程。
可选地，在步骤A1002之后还可以包括步骤A103：对第一半导体衬底100进行退火处理。其中，退火处理可以为高温退火或其他合适的退火工艺。
在本实施例中，还可以采用其他形式在第一半导体衬底100内形成减薄停止层1001，在此并不进行限定。
步骤A2：在第一半导体衬底100的第一表面形成位于第一半导体衬底100的第一区域的岛状绝缘层101，如图1C所示。
其中，岛状绝缘层101的材料可以为氧化物或其他合适的材料。示例性地，形成岛状绝缘层101的方法包括如下步骤：
步骤A201：在第一半导体衬底100的第一表面形成氧化物层1010。
步骤A202：在氧化物层1010的表面形成位于第一半导体衬底100的第一区域的第一硬掩膜层600，如图1B所示。其中，第一硬掩膜层600可以为氮化硅或其他合适的材料。
步骤A203：以第一硬掩膜层600为掩膜进行刻蚀，去除氧化物层1010位于第一半导体衬底100的第一区域以外的部分，以形成岛状绝缘层101，然后去除第一硬掩膜层600，如图1C所示。
可选地，在步骤A202与A203之间还可以包括如下步骤：
步骤A20231：通过热氧化法在第一半导体衬底100的第一表面的未被第一硬掩膜层600覆盖的区域形成第二牺牲氧化物层（图中未示出）。
步骤A20232：刻蚀去除该第二牺牲氧化物层。
当然，也可以采用其他方式对氧化物层1010进行选择性去除，以形成在第一半导体衬底100的第一区域形成岛状绝缘层101，暴露出第一半导体衬底100的其他部分（即，除第一区域以外的部分）。
步骤A3：在第一半导体衬底100的第一表面形成覆盖岛状绝缘层101以及第一半导体衬底100的第一表面的其他区域的硅外延层102，如图1D所示。
其中，形成硅外延层102的方法可以为外延生长法或其他合适的方法。在图1D中，位于岛状绝缘层101下方的“虚线”，用于示意硅外延层102与第一半导体衬底100的界限，实际结构中可能并不存在这样明显的界限。
在本实施例中，硅外延层102的材料可以与第一半导体衬底100相同，也可以与第一半导体衬底100不相同。优选地，硅外延层102与第一半导体衬底100的材料相同。此外，为了表述的简要，在某些情况下，可以将硅外延层102视为第一半导体衬底100的一部分。
步骤A4：通过刻蚀在硅外延层102内形成位于岛状绝缘层101上方的沟槽1021，暴露出岛状绝缘层101，如图1E所示。也就是说，沟槽1021的底壁为岛状绝缘层101。
可选地，在对硅外延层102进行刻蚀以形成沟槽1021的过程中，采用光学对准的方法进行刻蚀。
示例性地，步骤A4包括如下步骤：
步骤A401：在硅外延层102的表面形成在岛状绝缘层101的上方具有开口的第二硬掩膜层。
其中，第二硬掩膜层可以为氮化硅或其他合适的材料。形成第二硬掩膜层的方法可以包括：在硅外延层102的表面形成氮化硅层；选择性去除氮化硅层位于岛状绝缘层101上方的部分，以形成第二硬掩膜层。
步骤A402：以第二硬掩膜层为掩膜进行刻蚀，去除硅外延层102位于第二硬掩膜层的开口位置的部分，以形成沟槽1021。
步骤A403：去除所述第二硬掩膜层。
在本实施例中，由于岛状绝缘层101的存在，可以比较精确地控制沟槽1021的位置和深度，保证后续形成的埋入式绝缘层具有良好的形貌。
步骤A5：在第一半导体衬底100的第一表面形成覆盖岛状绝缘层101（即，覆盖沟槽1021）与硅外延层102的第一绝缘粘接层103，并提供第一表面形成有第二绝缘粘接层201的第二半导体衬底200，通过第一绝缘粘接层103与第二绝缘粘接层201将第一半导体衬底100与第二半导体衬底200接合，形成SOI衬底，如图1F所示。
其中，第一绝缘粘接层103的材料可以为氧化物或其他合适的材料；第二绝缘粘接层201的材料可以为氧化物或其他合适的材料。优选地，岛状绝缘层101、第一绝缘粘接层103和第二绝缘粘接层201的材料相同。进一步优选地，岛状绝缘层101、第一绝缘粘接层103和第二绝缘粘接层201均为氧化物。
在形成的SOI衬底中，第二半导体衬底200作为承载衬底，岛状绝缘层101、第一绝缘粘接层103、第二绝缘粘接层201共同构成埋入式氧化物层（BOX），第一半导体衬底100（包括硅外延层102）作为位于BOX之上的单晶硅衬底。显然，形成的SOI衬底中，位于BOX之上的单晶硅衬底（第一半导体衬底）在第一区域的厚度薄于其他区域（例如第二区域）的厚度，即，位于BOX之上的单晶硅衬底在不同区域具有不同的厚度，如图1F所示。
可选地，在第一半导体衬底100的第一表面形成覆盖岛状绝缘层101与硅外延层102的第一绝缘粘接层103之后，还可以包括对第一绝缘粘接层103进行平坦化的步骤。
在本实施例中，也可以省略第二绝缘粘接层201，直接由第一绝缘粘接层103将第一半导体衬底100与第二半导体衬底200接合在一起。此外，除了第一绝缘粘接层与第二绝缘粘接层之外，在第一半导体衬底100与第二半导体衬底200之间还可以根据需要形成其他膜层，在此并不进行限定。
步骤A6：从第一半导体衬底100的第二表面对第一半导体衬底100进行减薄处理，去除第一半导体衬底100高于所述减薄停止层1001的部分。其中，第二表面是与第一半导体衬底100的第一表面相对的表面。
其中，减薄处理的方法，可以为刻蚀法，可以为化学机械抛光法（CMP），也可以为其他合适的方法。
优选地，在减薄处理的过程中，减薄停止层1001一并被去除，如图1G所示。其中，减薄停止层1001的作用在于，可以对减薄去除的厚度进行精确控制。如果减薄工艺自身可以比较精确地控制减薄厚度，也可以不形成减薄停止层1001。
可选地，在第一半导体衬底100的厚度满足要求的情况下，也可以不对第一半导体衬底100进行减薄处理（即，省略步骤A6）。
至此，完成了本实施例的SOI衬底的制造方法的一种示例性方法的相关步骤的介绍。后续还可以包括其他步骤，例如：在步骤A6之后还可以包括步骤A7：对第一半导体衬底100进行倒角处理，以保证在加工端面时不容易产生破坏性的崩口。
本实施例的SOI衬底的制造方法，可以制备位于埋入式绝缘层（BOX）之上的第一半导体衬底（通常为单晶硅衬底，也可以为其他硅衬底）在不同区域具有不同厚度的SOI衬底。因此，可以将对位于BOX之上的第一半导体衬底具有不同厚度要求的不同类型的晶体管在同一SOI衬底上制造，与现有技术中在不同SOI衬底上分别制备不同类型的晶体管并通过芯片级封装制备半导体器件相比，可以减小制得的半导体器件的尺寸，提高半导体器件的性能，并降低封装成本。
图2示出了本发明实施例提出的一种SOI衬底的制造方法的一种示意性流程图，用于简要示出该制造方法的典型流程。具体包括：
步骤S101：提供第一半导体衬底，在所述第一半导体衬底的第一表面形成位于第一区域的岛状绝缘层；
步骤S102：形成覆盖所述岛状绝缘层以及所述第一半导体衬底的第一表面的其他区域的硅外延层；
步骤S103：通过刻蚀在所述硅外延层内形成位于所述岛状绝缘层上方的沟槽，暴露出所述岛状绝缘层；
步骤S104：形成覆盖所述岛状绝缘层以及所述硅外延层的第一绝缘粘接层，在所述第一半导体衬底的第一表面接合作为承载衬底的第二半导体衬底。
实施例二
本实施例提供一种SOI衬底，可以采用实施例一所述的SOI衬底的制造方法制造。
如图3所示，本实施例的SOI衬底，包括第一半导体衬底100、第二半导体衬底200以及位于所述第一半导体衬底100与所述第二半导体衬底200之间的埋入式绝缘层300。其中，所述第一半导体衬底100用于形成半导体器件，所述第二半导体衬底200作为承载衬底。在本实施例中，所述第一半导体衬底100在至少一个区域的厚度小于其他区域的厚度。例如，如图3所示，第一半导体衬底100在第一区域的厚度小于其他区域（例如第二区域）。
进一步地，所述第二半导体衬底200在SOI衬底的各个区域的厚度相同，所述埋入式绝缘层300在所述至少一个区域（例如图3所示的第一区域）延伸入所述第一半导体衬底100，如图3所示。
示例性地，埋入式绝缘层300包括位于所述第一半导体衬底100内的岛状绝缘层101、覆盖所述第一半导体衬底的第一表面与所述岛状绝缘层101的第一绝缘粘接层103、以及覆盖所述第二半导体衬底200的第一表面的第二绝缘粘接层201，如图3所示。当然，除了前述结构外，埋入式绝缘层300也可以为单层结构、双层结构或更多层结构，在此并不进行限定。
在本实施例中，第一绝缘粘接层103的材料可以为氧化物或其他合适的材料；第二绝缘粘接层201的材料可以为氧化物或其他合适的材料。优选地，岛状绝缘层101、第一绝缘粘接层103和第二绝缘粘接层201的材料相同。进一步优选地，岛状绝缘层101、第一绝缘粘接层103和第二绝缘粘接层201均为氧化物。
本实施例的SOI衬底，由于位于埋入式绝缘层（BOX）之上的第一半导体衬底在不同区域具有不同厚度，因此，可以将对位于BOX之上的第一半导体衬底具有不同厚度要求的不同类型的晶体管在同一SOI衬底上制造，与现有技术中在不同SOI衬底上分别制备不同类型的晶体管并通过芯片级封装制备半导体器件相比，可以减小制得的半导体器件的尺寸，提高半导体器件的性能，并降低封装成本。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。
Claims (14)
1.一种绝缘体上硅衬底的制造方法，其特征在于，所述方法包括：
步骤S101：提供第一半导体衬底，在所述第一半导体衬底的第一表面形成位于第一区域的岛状绝缘层；
步骤S102：形成覆盖所述岛状绝缘层以及所述第一半导体衬底的第一表面的其他区域的硅外延层；
步骤S103：通过刻蚀在所述硅外延层内形成位于所述岛状绝缘层上方的沟槽，暴露出所述岛状绝缘层；
步骤S104：形成覆盖所述岛状绝缘层以及所述硅外延层的第一绝缘粘接层，在所述第一半导体衬底的第一表面接合作为承载衬底的第二半导体衬底。
2.如权利要求1所述的绝缘体上硅衬底的制造方法，其特征在于，在所述步骤S101中，形成岛状绝缘层的方法包括：
在所述第一半导体衬底的第一表面形成氧化物层；
在所述氧化物层的表面形成位于所述第一半导体衬底的第一区域的第一硬掩膜层；
利用所述第一硬掩膜层进行刻蚀，去除所述氧化物层位于所述第一半导体衬底的第一区域以外的部分；
去除所述第一硬掩膜层。
3.如权利要求1所述的绝缘体上硅衬底的制造方法，其特征在于，在所述步骤S103中，所述刻蚀采用光学对准的方法进行。
4.如权利要求1所述的绝缘体上硅衬底的制造方法，其特征在于，所述步骤S103包括：
在所述硅外延层的表面形成在所述岛状绝缘层的上方具有开口的第二硬掩膜层；
利用所述第二硬掩膜层进行刻蚀，去除所述硅外延层位于所述第二硬掩膜层的开口位置的部分以形成沟槽；
去除所述第二硬掩膜层。
5.如权利要求1所述的绝缘体上硅衬底的制造方法，其特征在于，所述步骤S104包括：
步骤S1041：在所述第一半导体衬底的第一表面形成覆盖所述岛状绝缘层(101)以及所述硅外延层的第一绝缘粘接层；
步骤S1042：提供第二半导体衬底，在所述第二半导体衬底的第一表面上形成第二绝缘粘接层；
步骤S1043：将所述第一半导体衬底与所述第二半导体衬底通过所述第一绝缘粘接层与所述第二绝缘粘接层接合，以形成绝缘体上硅衬底。
6.如权利要求5所述的绝缘体上硅衬底的制造方法，其特征在于，在所述步骤S1042与所述步骤S1043之间还包括：对所述第一绝缘粘接层进行平坦化的步骤。
7.如权利要求5所述的绝缘体上硅衬底的制造方法，其特征在于，所述岛状绝缘层、所述第一绝缘粘接层和所述第二绝缘粘接层的材料相同。
8.如权利要求1所述的绝缘体上硅衬底的制造方法，其特征在于，在所述步骤S104之后还包括步骤S105：
从所述第一半导体衬底的第二表面对所述第一半导体衬底进行减薄处理；其中，第二表面是与第一表面相对的表面。
9.如权利要求8所述的绝缘体上硅衬底的制造方法，其特征在于，
在所述步骤S101中，在形成所述岛状绝缘层之前，在所述第一半导体衬底内形成减薄停止层；
在所述步骤S105中，所述减薄处理停止于所述减薄停止层的上方，或者所述减薄处理将所述减薄停止层一并去除。
10.如权利要求9所述的绝缘体上硅衬底的制造方法，其特征在于，形成所述减薄停止层的方法包括：
在所述第一半导体衬底的第一表面形成第一牺牲层；
从所述第一半导体衬底的第一表面对所述第一半导体衬底进行氢离子注入以形成作为所述减薄停止层的离子注入层。
11.如权利要求10所述的绝缘体上硅衬底的制造方法，其特征在于，在形成所述离子注入层的步骤之后还包括：对所述第一半导体衬底进行退火处理的步骤。
12.如权利要求8所述的绝缘体上硅衬底的制造方法，其特征在于，在所述步骤S105之后还包括步骤S106：对所述第一半导体衬底进行倒角处理。
13.一种绝缘体上硅衬底，其特征在于，包括第一半导体衬底、第二半导体衬底以及位于所述第一半导体衬底与所述第二半导体衬底之间的埋入式绝缘层，其中，所述第一半导体衬底用于形成半导体器件，所述第二半导体衬底作为承载衬底，所述第一半导体衬底在至少一个区域的厚度小于其他区域的厚度；
其中，所述埋入式绝缘层包括位于所述第一半导体衬底内的岛状绝缘层、覆盖所述第一半导体衬底的第一表面与所述岛状绝缘层的第一绝缘粘接层、以及覆盖所述第二半导体衬底的第一表面的第二绝缘粘接层。
14.如权利要求13所述的绝缘体上硅衬底，其特征在于，所述第二半导体衬底在各个区域的厚度相同，所述埋入式绝缘层在所述至少一个区域延伸入所述第一半导体衬底。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201310740266.5A CN104752311B (zh) | 2013-12-27 | 2013-12-27 | 一种绝缘体上硅衬底及其制造方法 |
| US14/341,487 US9607880B2 (en) | 2013-12-27 | 2014-07-25 | Silicon-on-insulator substrate and method of manufacturing thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201310740266.5A CN104752311B (zh) | 2013-12-27 | 2013-12-27 | 一种绝缘体上硅衬底及其制造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN104752311A CN104752311A (zh) | 2015-07-01 |
| CN104752311B true CN104752311B (zh) | 2018-02-06 |
Family
ID=53482662
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201310740266.5A Active CN104752311B (zh) | 2013-12-27 | 2013-12-27 | 一种绝缘体上硅衬底及其制造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US9607880B2 (zh) |
| CN (1) | CN104752311B (zh) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108346657A (zh) * | 2017-01-25 | 2018-07-31 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件及其制造方法 |
| CN108346686B (zh) * | 2017-01-25 | 2021-07-30 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件及其制造方法 |
| US11056382B2 (en) * | 2018-03-19 | 2021-07-06 | Globalfoundries U.S. Inc. | Cavity formation within and under semiconductor devices |
| CN113182947A (zh) * | 2021-04-30 | 2021-07-30 | 深圳西斯特科技有限公司 | 划片刀修刀工艺 |
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| FR2876220B1 (fr) * | 2004-10-06 | 2007-09-28 | Commissariat Energie Atomique | Procede d'elaboration de structures empilees mixtes, a zones isolantes diverses et/ou zones de conduction electrique verticale localisees. |
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| US8778744B2 (en) * | 2011-06-24 | 2014-07-15 | Institute of Microelectronics, Chinese Academy of Sciences | Method for manufacturing semiconductor field effect transistor |
-
2013
- 2013-12-27 CN CN201310740266.5A patent/CN104752311B/zh active Active
-
2014
- 2014-07-25 US US14/341,487 patent/US9607880B2/en active Active
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Also Published As
| Publication number | Publication date |
|---|---|
| US20150187639A1 (en) | 2015-07-02 |
| CN104752311A (zh) | 2015-07-01 |
| US9607880B2 (en) | 2017-03-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant | ||
| TR01 | Transfer of patent right |
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|
| TR01 | Transfer of patent right |