CN104752259A - 对具有与工艺水平不相称良率的芯片的分类方法 - Google Patents

Abstract

一种对具有与工艺水平不相称良率的芯片的分类方法，本发明基于个性化的产品本身，根据该芯片电性测试中各测试项的测试结果，对测试项与制作芯片所用工艺参数进行相关性分析，若测试项与所述工艺参数均不相关，则判断芯片所具有的与工艺水平不相称良率不属于特殊的、***性的问题；此外，为避免大量运算，提高效率，并非对每个测试项进行相关性分析，而是对相关的每组中良率最低的测试项与工艺参数进行相关性分析。上述分类法可以准确判断与工艺水平不相称芯片良率的产生原因是特殊的、***性问题，可以避免人力物力浪费。

Description

对具有与工艺水平不相称良率的芯片的分类方法

技术领域

本发明涉及半导体制造技术领域，尤其涉及一种对具有与工艺水平不相称良率的芯片的分类方法。

背景技术

半导体制造领域，良率对于量产后的产品（至少包括一芯片）至关重要。其中，良率主要分两种：一是与工艺水平相称的良率，另外一种是与工艺水平不相称的良率。若存在与工艺水平不相称的良率，则生产商会考虑该良率较低是否是特殊的、***性的问题，若是，则会投入大量人力物力用于针对该产品的良率提高。若不是，则会按照该生产线上其它产品类似的方法整体提高产品的良率。

现有技术中，某个产品的良率获得是通过缺陷密度（Defect Density，D0）计算得到的。与相同生产线上同类型其它产品比较，若该产品的缺陷密度相对较大，则认为该产品存在特殊的、***性的问题。这种与其它产品相比较判断产品是否存在特殊的、***性的问题会存在一些问题。其一，这种比较忽略了各产品的特殊性，因而并不准确。其二，有些情况下，并没有同生产线的同型产品做参考。其三，该做参考的通型产品缺陷密度本身就有问题，即参考产品本身对是否存在特殊的、***性的问题有误判。

基于上述缺陷，对具有与工艺水平不相称良率的芯片进行分类时，很可能出现误判断，将由例如产品本身存在缺陷、设计不够完善等等造成的良率过低归为特殊的、***性的问题，这会造成生产商花大量人力物力对该产品的良率进行提高时效果不大。

因而，半导体行业亟需一种能准确对具有与工艺水平不相称良率的芯片进行分类的方法。

发明内容

本发明实现的目的是更准确对具有与工艺水平不相称良率的芯片进行分类。

为实现上述目的，本发明提供一种对具有与工艺水平不相称良率的芯片的分类方法，包括：获取至少一晶元上若干芯片的电性测试中各测试项的测试结果；根据上述测试结果获取该晶元对应的每个测试项的良率损失；根据该晶元对应的每个测试项的良率损失对各测试项进行相关性分析；根据各测试项是否相关将上述所有测试项进行分组；寻找每组中良率损失最严重的测试项；对良率损失最严重的测试项与制作芯片所用工艺参数进行相关性分析，若该测试项与所用工艺参数均不相关，则芯片所具有的与工艺水平不相称良率不属于特殊的、***性的问题。

可选地，所述若干芯片包括电性测试中至少一测试项测试结果极端的芯片。

可选地，若测试项与工艺参数的相关系数小于0.3，则该测试项与该工艺参数不相关。

可选地，良率损失通过计算获取，且每个芯片的各测试项的测试结果采用若某个测试项不合格，仍继续测试其余测试项的方法。

可选地，各测试项的测试结果为“0”或“1”。

可选地，各测试项的测试结果为具体数值。

可选地，在测试项与工艺参数的相关系数的3sigma区间内，若该测试项的良率损失小于1%，则该测试项与该工艺参数不相关。

可选地，寻找每组中良率损失最严重的测试项后，若该组中最严重良率损失小于1%，放弃对该组的测试项与制作芯片所用工艺参数进行相关性分析。

可选地，获取良率损失中，每个芯片的各测试项的测试结果采用若某个测试项不合格，停止继续测试其余测试项的方法。

可选地，各测试项的测试结果为该测试项对应的该晶元的良率损失。

可选地，在测试项与工艺参数的相关系数的3sigma区间内，若该测试项的良率损失小于0.5%，则该测试项与该工艺参数不相关。

可选地，寻找每组中良率损失最严重的测试项后，若该组中最严重良率损失小于0.5%，放弃对该组的测试项与制作芯片所用工艺参数进行相关性分析。

可选地，获取测试结果后，还包括：对制作芯片所用各工艺参数之间进行相关性分析；根据各工艺参数是否相关将上述所有工艺参数进行分组；其中，测试项与制作芯片所用工艺参数进行相关性分析中，所用工艺参数是每组中的一个工艺参数。

可选地，所述电性测试的各测试项包括：缓存功能测试、显存速度测试。

可选地，所述制作芯片所用各工艺参数包括：显影后关键尺寸、刻蚀后关键尺寸、源漏区离子注入浓度、牺牲氧化层厚度。

与现有技术相比，本发明的技术方案具有以下优点：1）经分析，现有技术的D0算法，虽然考虑了产品（至少包括一芯片）的工艺水平，然而未考虑产品本身的个性，对于具有与工艺水平不相称良率的芯片，其产生原因可能是特殊的、***性问题，也可能是产品本身问题，因而分类是否准确十分关键。该特殊的、***性问题是指改善工艺可以使得良率达到与工艺水平相称的芯片问题，该特殊的、***性问题是相对产品自身问题而言，后者例如设计缺陷、工艺复杂、芯片较大等问题，是指生产商靠改善工艺无法使得芯片良率达到与工艺水平相称。为准确判断其产生原因是特殊的、***性问题，避免人力物力浪费，本发明基于个性化的产品本身，根据该芯片电性测试中各测试项的测试结果，对测试项与制作芯片所用工艺参数进行相关性分析，若测试项与所用工艺参数均不相关，则判断芯片的所具有的与工艺水平不相称良率（良率较低）不属于特殊的、***性的问题；此外，为避免测试项与工艺参数进行相关性分析中的大运算量，提高效率，并非对每个测试项进行相关性分析，而是对相关的每组中良率损失最高的测试项与工艺参数进行相关性分析，若该良率损失最高的测试项与制作芯片所用工艺参数均不相关，则同组中其它良率损失稍低的测试项当然也与该些工艺参数不相关。

2）可选方案中，收集的芯片电性测试结果不仅是测试结果常规的芯片，还包括测试结果极端的芯片，以扩大样本容量，覆盖更多情况，使得最终分类更准确。

3）可选方案中，上述对测试项与工艺参数进行相关性分析中，可以通过改变某一工艺参数，统计多个芯片的一个测试项是否合格的概率，即分析哪些工艺参数对测试结果有显著影响；经验表明，在测试样本较小，即芯片的数目较少，基于测试结果可能存在误差，测试项与工艺参数的相关系数并非只有为0时，两者才不相关，而是两者相关系数小于某一值时，两者便不相关，上述值可以为0.3；在测试样本较大，即芯片的数目足够多时，测试项与工艺参数的相关系数也并非只有为0时，两者才不相关，这是因为当相关系数小于一定值时，改进该工艺参数对良率损失的降低幅度有限，基于成本考虑，上述相关系数可以设定一经验值，上述经验值可以为0.3。

4）可选方案中，良率损失通过计算获取，且每个芯片的各测试项的测试结果采用若某个测试项不合格，仍继续测试其余测试项的方法，上述方案也称COF（Continue On Fail）测试模式。该模式不因某个芯片的某个测试项不合格，而不去继续测其余的测试项，因而能够测试每个芯片的所有测试项，测试结果全面。对于某个测试项，每个芯片的测试结果都可获得，则统计不合格的芯片数目，除以总芯片数目，即可得到该晶元对应的该测试项的良率损失。

5）可选方案中，对于4）可选方案，利用该种模式测试的结果一般有两种输出，一种为“0”或“1”，即合格（Pass）与不合格（Fail）；另一种为具体数值，例如电流值，1安培，2安培，设定合格线后，即可获知该测试结果是否合格。

6）可选方案中，对于上述4）可选方案与5）可选方案，在测试项与工艺参数的相关系数的3sigma区间（99.73%）内，若该测试项的良率损失小于1%，则该测试项与该工艺参数不相关；换言之，该相关系数落入【0，1】内的概率为100%，若在99.73%情况下，该良率损失都小于1%，则认为提高工艺参数对该低良率改善没有帮助，即该低良率不属于特殊的、***性的问题。

7）可选方案中，对于上述4）可选方案，寻找每组中良率损失最严重的测试项后，若该组中最严重良率损失（最高良率损失）小于1%，放弃对该组的测试项与制作芯片所用工艺参数进行相关性分析，换言之，若该组测试项中的每个测试项的良率损失都低于1%，则认为该组中的测试项对工艺参数不敏感，因而改进工艺参数对该低良率改善没有帮助，即该低良率不属于特殊的、***性的问题。

8）可选方案中，与4）可选方案并列的是，获取良率损失中，每个芯片的各测试项的测试结果采用若某个测试项不合格，停止继续测试其余测试项的方法，上述方案也称SOF（Stop On Fail）测试模式。该模式只要芯片的某一测试项不合格，便不再继续其它测试项的测试，换言之，该种模式只记录了芯片不合格的第一个测试项，因而该种方法成本较低，测试耗时短。

9）可选方案中，对于8）可选方案的SOF模式，各测试项的测试结果为该测试项对应的该晶元的良率损失，换言之，对于该种模式，每个测试项对应的该晶元的良率损失直接通过各测试项的测试结果获取。

10）可选方案中，对于上述8）可选方案与9）可选方案，在测试项与工艺参数的相关系数的3sigma区间（99.73%）内，若该测试项的良率损失小于0.5%，则该测试项与该工艺参数不相关；换言之，该相关系数落入【0，1】内的概率为100%，若在99.73%情况下，该良率损失都小于0.5%，则认为提高工艺参数对该低良率改善没有帮助，即该低良率不属于特殊的、***性的问题。

11）可选方案中，寻找每组中良率损失最严重的测试项后，若该组中最严重良率损失（最高良率损失）小于0.5%，放弃对该组的测试项与制作芯片所用工艺参数进行相关性分析，换言之，若该组测试项中的每个测试项的良率损失都低于0.5%，则认为该组中的测试项对工艺参数不敏感，因而改进工艺参数对该低良率改善没有帮助，即该低良率不属于特殊的、***性的问题。

12）可选方案中，获取测试结果后，还包括：对制作芯片所用各工艺参数之间进行相关性分析；根据各工艺参数是否相关将上述所有工艺参数进行分组；其中，测试项与制作芯片所用工艺参数进行相关性分析中，所用工艺参数是每组中的一个工艺参数，换言之，为减小相关性分析中的运算量，不但对测试项进行了精简，还对工艺参数进行了精简。

13）可选方案中，电性测试的各测试项包括：缓存功能测试、显存速度测试。

14）可选方案中，制作芯片所用各工艺参数包括：显影后关键尺寸（AfterDevelop Critical Dimension，ADCD）、刻蚀后关键尺寸（After Etch CriticalDimension，AECD）、源漏区离子注入浓度、牺牲氧化层厚度。

附图说明

图1是本发明一个实施例中对具有与工艺水平不相称良率的芯片的分类方法的流程图；

图2是本发明另一个实施例中对具有与工艺水平不相称良率的芯片的分类方法的流程图；

图3是本发明再一个实施例中对具有与工艺水平不相称良率的芯片的分类方法的流程图。

具体实施方式

如背景技术所述，现有技术中，对具有与工艺水平不相称良率的芯片进行分类时，很可能出现误判断，将由例如产品本身存在缺陷、设计不够完善等等造成的良率过低归为特殊的、***性的问题，这会造成生产商花大量人力物力对该产品的良率进行提高时效果不大。针对上述问题，本发明提出基于个性化的产品本身，根据该芯片电性测试中各测试项的测试结果，对测试项与制作芯片所用工艺参数进行相关性分析，若测试项与所用工艺参数均不相关，则判断芯片的良率较低不属于特殊的、***性的问题；此外，为避免测试项与工艺参数进行相关性分析中的大运算量，提高效率，并非对每个测试项进行相关性分析，而是对相关的每组中良率损失最高的测试项与工艺参数进行相关性分析，若该良率损失最高的测试项与制作芯片所用工艺参数均不相关，则同组中其它良率损失稍低的测试项当然也与该些工艺参数不相关。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图1是本发明一个实施例提供的对具有与工艺水平不相称良率的芯片的分类方法的流程图。以下结合图1具体介绍该分类方法。

首先执行步骤S10，获取至少一晶元上若干芯片的电性测试中各测试项的测试结果。

在具体实施过程中，收集的芯片电性测试结果不仅是测试结果常规的芯片，还包括测试结果极端的芯片，例如晶体管饱和电流特别大的芯片，以扩大样本容量，覆盖更多情况，使得最终分类更准确。

半导体行业中，各测试项的测试结果可以从“stdf”格式的文件中查阅（stdf格式是半导体芯片测试领域通用的数据格式，与测试设备的型号，品牌，厂商等均无关）。此外，某些测试项具有输出结果，例如输出“0”代表该芯片该测试项不合格，“1”代表合格，例如表1中的测试项1至3，有些直接输出具体数值，例如表1中的测试项4。有些则没有输出结果。

对于具有输出结果的测试，其可以采用两种方式进行测试。一种方式如表1所示，以三个能实现远程实时监控***中的图像编码的软硬件的芯片（ASDP）1，2，3（每个ASDP芯片包括三个缓存）、一个显示芯片4，共四个芯片，第一个缓存（cache）的功能测试（对应测试项1）、第二个缓存的功能测试（对应测试项2）、第三个缓存的功能测试（对应测试项3）、一个显存的速度测试（对应测试项4），共四个测试项为例，每个芯片的各测试项的测试结果采用若某个测试项不合格，仍继续测试其余测试项的方法，上述方案也称COF（Continue On Fail）测试模式。该模式不因某个芯片的某个测试项不合格，而不去继续测其余的测试项，因而能够测试每个芯片的所有测试项，测试结果能够全面反映芯片的性能。

表1

	芯片1	芯片2	芯片3	芯片4
					测试项1	0	1	0	1
测试项2	1	1	1	1
					测试项3	1	1	0	1
测试项4	500MHZ	300MHZ	900MHZ	500GHZ

另一种方式如表2所示，仍以三个能实现远程实时监控***中的图像编码的软硬件的芯片（ASDP）1，2，3、一个显示芯片4，共四个芯片，三个缓存（cache）的功能测试（对应测试项1，2，3）、一个显存的速度测试（对应测试项4），共四个测试项为例，每个芯片的各测试项的测试结果采用若某个测试项不合格，停止继续测试其余测试项的方法，上述方案也称SOF（Stop OnFail）测试模式。该模式只要芯片的某一测试项不合格，便不再继续其它测试项的测试，换言之，该种模式只记录了芯片不合格的第一个测试项，因而该种方法成本较低，测试耗时短。

表2

	芯片1	芯片2	芯片3	芯片4
					测试项1	0	1	1	1
测试项2		0	1	1
					测试项3			0	1
测试项4				500GHZ

执行步骤S20，根据上述测试结果获取该晶元对应的每个测试项的良率损失。

如上所述，COF模式能够全面反映各芯片的性能，因而本实施例采用上述方法对芯片进行电性测试。对应地，表1中晶元对应的各测试项的良率损失如表3所示。

表3

	芯片1	芯片2	芯片3	芯片4	晶元良率损失
						测试项1	0	1	0	1	50%
测试项2	1	1	1	1	0%
						测试项3	1	1	0	1	25%
测试项4	500MHZ	300MHZ	900MHZ	500GHZ	0

对于测试项1至3，统计不合格芯片数目，除以总芯片数目，即可得到该晶元对应的该测试项的良率损失。

测试项4，设定合格线（高于该合格线即为合格），例如对于芯片1，2，3为250MHZ，对于芯片4为400GHZ，即可获知每个芯片的该测试结果是否合格。统计不合格芯片数目，除以总芯片数目，即可得到该晶元对应的该测试项的良率损失。

此外，若测试项没有输出结果，查阅“stdf”格式文件内容，可得知该晶元对应的该测试项的良率损失。

执行步骤S30，根据该晶元对应的每个测试项的良率损失对各测试项进行相关性分析。

上述相关性分析可以通过统计若多个芯片的一个测试项合格时，另一个测试项是否一定合格的概率，或统计若多个芯片的一个测试项不合格时，另一个测试项是否一定不合格的概率。当然，上述相关性分析方法也可以采用半导体工艺中，现有的电性测试中测试项之间的相关性分析方法。此外，上述相关性分析方法也同样适用于工艺参数之间的相关性分析，及工艺参数与测试结果之间的相关性分析，从而最后得知，哪些工艺参数对于最终的测试结果有显著的影响。

经验表明，基于测试过程中可能存在误差，两测试项相关系数并非只有为1时，两者才认为相关，而是两者相关系数大于某一经验值时，两者便认为相关，上述经验值可以为0.98。

一个实施例中，测试项1与测试项2的相关系数为0.99，测试项2与测试项3的相关系数为0.99，测试项1与测试项3的相关系数为0.98，测试项4与测试项1，2，3的相关系数均为0.35。

执行步骤S40，根据各测试项是否相关将上述所有测试项进行分组。

其中，测试项1、测试项2与测试项3三者相关，则三者分为一组（以下称第一组），且测试项4与测试项1、2、3均不相关，则测试项4为单独一组（以下称第二组）。

可以理解的是，测试项1、测试项2与测试项3为每个缓存的性能测试，该性能为缓存的存取正确性，由于的ASDP芯片三个缓存大致相同，因而第一组的三个测试项相关。第二组的测试项4为显存的速度测试，即测显存存取速度快慢的程度，由于测试项4与测试项1、2、3的测试目的不同，因而测试项4为与前三个测试项都不相关。

执行步骤S50，寻找每组中良率损失最严重的测试项。

可以看出，第一组中，良率损失最严重测试项为测试项1。

本步骤中寻找每组中良率损失最严重的测试项作用在于：步骤S60中，并非对每个测试项进行相关性分析，而是对相关的每组中良率损失最高的测试项与工艺参数进行相关性分析。这是因为：若该良率损失最高的测试项与制作芯片所用工艺参数均不相关，则同组中其它良率损失稍低的测试项当然也与该些工艺参数不相关。本步骤可以对测试项进行精简，避免测试项与工艺参数进行相关性分析中的大运算量，提高效率。

执行步骤S60，对良率损失最严重的测试项与制作芯片所用工艺参数进行相关性分析，若该测试项与所用工艺参数均不相关，则芯片所具有的与工艺水平不相称良率不属于特殊的、***性的问题。

上述工艺参数例如为：显影后关键尺寸（After Develop Critical Dimension，ADCD）、刻蚀后关键尺寸（After Etch Critical Dimension，AECD）、源漏区离子注入浓度、牺牲氧化层厚度。

上述对测试项与工艺参数进行相关性分析中，可以通过改变某一工艺参数，统计多个芯片的一个测试项是否合格的概率，从而得知，哪些工艺参数对于最终的测试结果有显著的影响。当然，上述相关性分析方法也可以采用半导体工艺中，现有的电性测试中测试项与工艺参数的相关性分析方法。

经验表明，在测试样本较小，即芯片的数目较少，基于测试结果可能存在误差，测试项与工艺参数的相关系数并非只有为0时，两者才不相关，而是两者相关系数小于某一值时，两者便不相关，上述值可以为0.3；在测试样本较大，即芯片的数目足够多时，测试项与工艺参数的相关系数也并非只有为0时，两者才不相关，这是因为当相关系数小于一定值时，改进该工艺参数对良率损失的降低幅度有限，基于成本考虑，上述相关系数可以设定一经验值，上述经验值可以为0.3。

一个实施例中，测试项1与显影后关键尺寸的相关系数为0.81、测试项1与刻蚀后关键尺寸的相关系数为0.82、测试项1与源漏区离子注入浓度的相关系数为0.7、测试项1与牺牲氧化层厚度的相关系数为0.1，测试项2与显影后关键尺寸的相关系数为0.81、测试项2与刻蚀后关键尺寸的相关系数为0.82、测试项2与源漏区离子注入浓度的相关系数为0.75、测试项2与牺牲氧化层厚度的相关系数为0.1，测试项3与显影后关键尺寸的相关系数为0.84、测试项3与刻蚀后关键尺寸的相关系数为0.82、测试项3与源漏区离子注入浓度的相关系数为0.66、测试项3与牺牲氧化层厚度的相关系数为0.1，测试项4与显影后关键尺寸的相关系数为0.86、测试项4与刻蚀后关键尺寸的相关系数为0.84、测试项4与源漏区离子注入浓度的相关系数为0.78、测试项4与牺牲氧化层厚度的相关系数为0.2。

可以理解的是，ASDP芯片包括多个MOS管，缓存的存取正确性（对应测试项1，2，3）与显影后关键尺寸、刻蚀后关键尺寸、源漏区离子注入浓度均相关，牺牲氧化层要在MOS管制作完成后去除，因而缓存的存取正确性与牺牲氧化层并不相关。显存的存取快慢（对应测试项4）与显影后关键尺寸、刻蚀后关键尺寸、源漏区离子注入浓度均相关，牺牲氧化层要在MOS管制作完成后去除，因而显存的存取快慢与牺牲氧化层并不相关。

在测试项与工艺参数的相关系数的3sigma区间（99.73%）内，若该测试项的良率损失小于1%（针对COF模式）或0.5%（针对SOF模式），则该测试项与该工艺参数不相关；换言之，该相关系数落入【0，1】内的概率为100%，若在99.73%情况下，该良率损失都小于1%（针对COF模式）或0.5%（针对SOF模式），则认为提高工艺参数对该低良率改善没有帮助，即该低良率不属于特殊的、***性的问题。

在另一实施例中，如图2所示流程图，寻找每组中良率损失最严重的测试项后，还进行：步骤S51：判断该组中最严重良率损失（最高良率损失）是否小于1%（针对COF模式）或0.5%（针对SOF模式），若是，执行步骤S52：放弃对该组的测试项与制作芯片所用工艺参数进行相关性分析，若否，则执行以下步骤S60，换言之，则对该组的测试项与制作芯片所用工艺参数进行相关性分析。

上述放弃部分组测试项的作用在于减少步骤S60中的相关性分析中的运算量，认为若该组测试项中的每个测试项的良率损失都低于1%（针对COF模式）或0.5%（针对SOF模式），则该组中的测试项对工艺参数不敏感，因而改进工艺参数对该低良率改善没有帮助，即该低良率不属于特殊的、***性的问题。

再一实施例中，参照图3所示流程图，步骤S50寻找每组中良率损失最严重的测试项，还包括执行以下步骤：

步骤S51’，对制作芯片所用各工艺参数之间进行相关性分析。

上述工艺参数例如为：显影后关键尺寸、刻蚀后关键尺寸、源漏区离子注入浓度、牺牲氧化层厚度。

上述相关性分析可以采用改变一工艺参数，记录另一工艺参数随该工艺参数的改变程度情况，当然，也可以采用半导体工艺中，现有的电性测试中工艺参数之间的相关性分析方法。

经过分析，一个实施例中，显影后关键尺寸与刻蚀后关键尺寸的相关系数为0.99，显影后关键尺寸与源漏区离子注入浓度的相关系数为0.21，刻蚀后关键尺寸与源漏区离子注入浓度的相关系数为0.24，显影后关键尺寸与牺牲氧化层厚度的相关系数为0.11，牺牲氧化层厚度与源漏区离子注入浓度的相关系数为0.15，源漏区离子注入浓度与牺牲氧化层厚度的相关系数为0.13。

步骤S52’，根据各工艺参数是否相关将上述所有工艺参数进行分组。

经验表明，基于测试过程中可能存在误差，两工艺参数相关系数并非只有为1时，两者才认为相关，而是两者相关系数大于某一经验值时，两者便认为相关，上述经验值可以为0.98。

可以理解的是，显影后关键尺寸与刻蚀后关键尺寸由于具有因果关系，因而两者相关。源漏区离子注入浓度与栅极长度不相关，因而与上述两尺寸都不相关。牺牲氧化层在MOS管制作完成后去除，因而与显影后关键尺寸、刻蚀后关键尺寸、源漏区离子注入浓度都不相关。

这样，步骤S60’中，测试项与制作芯片所用工艺参数进行相关性分析中，所用工艺参数是每组中的一个工艺参数。换言之，为减小相关性分析中的运算量，不但对测试项进行了精简，还对工艺参数进行了精简。

需要说明的是，用于精简工艺参数的步骤S51’与步骤S52’不限于一定在步骤S50寻找每组中良率损失最严重的测试项后进行，在步骤S10获取至少一晶元上若干芯片的电性测试中各测试项的测试结果之后，步骤S60’对测试项与工艺参数进行相关性分析步骤之前进行即可。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (15)

1.一种对具有与工艺水平不相称良率的芯片的分类方法，其特征在于，包括：

获取至少一晶元上若干芯片的电性测试中各测试项的测试结果；

根据上述测试结果获取该晶元对应的每个测试项的良率损失；

根据该晶元对应的每个测试项的良率损失对各测试项进行相关性分析；

根据各测试项是否相关将上述所有测试项进行分组；

寻找每组中良率损失最严重的测试项；

对良率损失最严重的测试项与制作芯片所用工艺参数进行相关性分析，若该测试项与所用工艺参数均不相关，则芯片所具有的与工艺水平不相称良率不属于特殊的、***性的问题。

2.根据权利要求1所述的分类方法，其特征在于，所述若干芯片包括电性测试中至少一测试项测试结果极端的芯片。

3.根据权利要求1所述的分类方法，其特征在于，若测试项与工艺参数的相关系数小于0.3，则该测试项与该工艺参数不相关。

4.根据权利要求1所述的分类方法，其特征在于，良率损失通过计算获取，且每个芯片的各测试项的测试结果采用若某个测试项不合格，仍继续测试其余测试项的方法。

5.根据权利要求4所述的分类方法，其特征在于，各测试项的测试结果为“0”或“1”。

6.根据权利要求4所述的分类方法，其特征在于，各测试项的测试结果为具体数值。

7.根据权利要求4至6中任一项所述的分类方法，其特征在于，在测试项与工艺参数的相关系数的3sigma区间内，若该测试项的良率损失小于1%，则该测试项与该工艺参数不相关。

8.根据权利要求4所述的分类方法，其特征在于，寻找每组中良率损失最严重的测试项后，若该组中最严重良率损失小于1%，放弃对该组的测试项与制作芯片所用工艺参数进行相关性分析。

9.根据权利要求1所述的分类方法，其特征在于，获取良率损失中，每个芯片的各测试项的测试结果采用若某个测试项不合格，停止继续测试其余测试项的方法。

10.根据权利要求9所述的分类方法，其特征在于，各测试项的测试结果为该测试项对应的该晶元的良率损失。

11.根据权利要求9或10所述的分类方法，其特征在于，在测试项与工艺参数的相关系数的3sigma区间内，若该测试项的良率损失小于0.5%，则该测试项与该工艺参数不相关。

12.根据权利要求9所述的分类方法，其特征在于，寻找每组中良率损失最严重的测试项后，若该组中最严重良率损失小于0.5%，放弃对该组的测试项与制作芯片所用工艺参数进行相关性分析。

13.根据权利要求1所述的分类方法，其特征在于，获取测试结果后，还包括：

对制作芯片所用各工艺参数之间进行相关性分析；

根据各工艺参数是否相关将上述所有工艺参数进行分组；

其中，测试项与制作芯片所用工艺参数进行相关性分析中，所用工艺参数是每组中的一个工艺参数。

14.根据权利要求1所述的分类方法，其特征在于，所述电性测试的各测试项包括：缓存功能测试、显存速度测试。

15.根据权利要求1所述的分类方法，其特征在于，所述制作芯片所用工艺参数包括：显影后关键尺寸、刻蚀后关键尺寸、源漏区离子注入浓度、牺牲氧化层厚度。