CN104679694A - 快捷外设互联标准的选择设定***及微服务器 - Google Patents
快捷外设互联标准的选择设定***及微服务器 Download PDFInfo
- Publication number
- CN104679694A CN104679694A CN201310627042.3A CN201310627042A CN104679694A CN 104679694 A CN104679694 A CN 104679694A CN 201310627042 A CN201310627042 A CN 201310627042A CN 104679694 A CN104679694 A CN 104679694A
- Authority
- CN
- China
- Prior art keywords
- peripheral interconnect
- interconnect standard
- standard port
- reservoir
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4063—Device-to-bus coupling
- G06F13/4068—Electrical coupling
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
- G06F13/4022—Coupling between buses using switching circuits, e.g. switching matrix, connection or expansion network
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4063—Device-to-bus coupling
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Mathematical Physics (AREA)
- Semiconductor Integrated Circuits (AREA)
- Storage Device Security (AREA)
- Dram (AREA)
Abstract
本发明公开一种快捷外设互联标准的选择设定***及微服务器,通过选择控制器选择储存器内的配置设定以对快捷外设互联标准控制芯片进行配置,藉以设置与不设置上游快捷外设互联标准端口,藉此可以达成提供以单一快捷外设互联标准控制芯片配置多个快捷外设互联标准端口其中之一为上游快捷外设互联标准端口,以对与快捷外设互联标准控制芯片电性互连的多个***单芯片其中之一进行数据传输的技术功效。
Description
技术领域
本发明涉及一种选择设定***及微服务器,尤其是指一种快捷外设互联标准的选择设定***及微服务器。
背景技术
快捷外设互联标准(PCI-E)的传输控制是通过快捷外设互联标准控制芯片进行设置,一般是通过strapping signals进行设置,但是在实际使用上,由于快捷外设互联标准控制芯片一次只能设置一个快捷外设互联标准端口作为上游快捷外设互联标准端口,并没有办法同时配置多个上游快捷外设互联标准端口,而由于上游快捷外设互联标准端口不会同时进行连接,故无法同时将上游快捷外设互联标准端口进行使能(enable)或是禁能(disable)。
当需要同时进行上游快捷外设互联标准端口的使能(enable)或是禁能(disable)设置时,则必须要使用多个快捷外设互联标准控制芯片才能达到同时对上游快捷外设互联标准端口的使能(enable)或是禁能(disable)设置,但这会使得制造成本的增加,故需要对此进一步加以改善。
综上所述,可知现有技术中长期以来一直存在以单一快捷外设互联标准控制芯片无法同时配置上游快捷外设互联标准端口的问题,因此有必要提出改进的技术手段,来解决此一问题。
发明内容
有鉴于现有技术存在以单一快捷外设互联标准控制芯片无法同时配置上游快捷外设互联标准端口的问题,本发明遂揭露一种快捷外设互联标准的选择设定***及微服务器,其中:
本发明所揭露的快捷外设互联标准的选择设定***,其包含:快捷外设互联标准控制芯片、至少一储存器以及选择控制器。
快捷外设互联标准控制芯片是用以产生第一选择信号;每一个储存器与快捷外设互联标准控制芯片电性连接,且每一个储存器中储存有一个配置设定;及选择控制器是用以接收第一选择信号以生成多个第二选择信号,每一个第二选择信号分别对应连接储存器其中之一,以控制储存器中配置设定对快捷外设互联标准控制芯片进行配置。
本发明所揭露的微服务器(microserver),其包含:至少一***单芯片(System On Chip,SOC)、快捷外设互联标准控制芯片、至少一储存器以及选择控制器。
每一个***单芯片具有第一快捷外设互联标准(PCI-E)端口;快捷外设互联标准控制芯片具有多个第二快捷外设互联标准端口,第二快捷外设互联标准端口与第一快捷外设互联标准端口分别对应进行电性连接,且快捷外设互联标准控制芯片产生第一选择信号;每一个储存器与快捷外设互联标准控制芯片电性连接,且每一个储存器中储存有一个配置设定;及选择控制器是用以接收第一选择信号以生成多个第二选择信号。
其中,每一个第二选择信号分别对应连接储存器其中之一,以控制储存器中配置设定对快捷外设互联标准控制芯片进行配置,配置设定用以选择第二快捷外设互联标准端口其中之一设置为上游(upstream)快捷外设互联标准端口,其于的第二快捷外设互联标准端口不进行上游快捷外设互联标准端口设置,被设置为上游快捷外设互联标准端口的第二快捷外设互联标准端口与第一快捷外设互联标准端口电性连接以进行数据传输。
本发明所揭露的微服务器(microserver),其包含:至少一***单芯片(System On Chip,SOC)、快捷外设互联标准控制芯片、至少一储存器以及选择控制器。
每一个***单芯片具有第一快捷外设互联标准(PCI-E)端口;快捷外设互联标准控制芯片具有多个第二快捷外设互联标准端口,第二快捷外设互联标准端口与第一快捷外设互联标准端口分别对应进行电性连接,且快捷外设互联标准控制芯片产生第一选择信号;每一个储存器与快捷外设互联标准控制芯片电性连接,且每一个储存器中储存有一个配置设定;及选择控制器与每一个***单芯片分别电性连接,以接收第一选择信号与每一个***单芯片产生的控制信号以生成第二选择信号,且每一个第二选择信号与每一个***单芯片相互对应。
其中,每一个第二选择信号分别对应连接储存器其中之一,以控制储存器中配置设定对快捷外设互联标准控制芯片进行配置,配置设定用以选择第二快捷外设互联标准端口其中之一设置为上游(upstream)快捷外设互联标准端口,其于的第二快捷外设互联标准端口不进行上游快捷外设互联标准端口设置,被设置为上游快捷外设互联标准端口的第二快捷外设互联标准端口与第一快捷外设互联标准端口电性连接以进行数据传输。
本发明所揭露的***与微服务器如上,与现有技术之间的差异在于本发明是通过选择控制器接收第一选择信号以生成多个第二选择信号,每一个第二选择信号分别对应连接储存器其中之一,以控制储存器中配置设定对快捷外设互联标准控制芯片进行配置,配置设定用以选择第二快捷外设互联标准端口其中之一设置为上游快捷外设互联标准端口,其于的第二快捷外设互联标准端口不进行上游快捷外设互联标准端口设置,被设置为上游快捷外设互联标准端口的第二快捷外设互联标准端口与第一快捷外设互联标准端口电性连接以进行数据传输。
通过上述的技术手段,本发明可以达成以单一快捷外设互联标准控制芯片配置多个快捷外设互联标准端口其中之一为上游快捷外设互联标准端口,以对与快捷外设互联标准控制芯片电性互连的多个***单芯片其中之一进行数据传输的技术功效。
附图说明
图1绘示为本发明快捷外设互联标准的选择设定***的***架构图。
图2绘示为本发明快捷外设互联标准的选择设定***的选择控制器架构示意图。
图3绘示为本发明微服务器的第一实施态样***架构图。
图4绘示为本发明微服务器的第二实施态样***架构图。
【符号说明】
10 快捷外设互联标准控制芯片
11 第二快捷外设互联标准端口
12 第二快捷外设互联标准端口
13 第二快捷外设互联标准端口
14 第二快捷外设互联标准端口
21 第一储存器
22 第二储存器
23 第三储存器
24 第四储存器
30 选择控制器
31 第一跳针
311 第一接脚
312 第二接脚
32 第二跳针
321 第一接脚
322 第二接脚
33 第三跳针
331 第一接脚
332 第二接脚
34 第四跳针
341 第一接脚
342 第二接脚
41 第一逻辑门
42 第二逻辑门
43 第三逻辑门
44 第四逻辑门
51 第一选择信号
521 第二选择信号
522 第二选择信号
523 第二选择信号
524 第二选择信号
53 第三选择信号
61 电源
62 接地
71 第一***单芯片
711 第一快捷外设互联标准端口
72 第二***单芯片
721 第一快捷外设互联标准端口
73 第三***单芯片
731 第一快捷外设互联标准端口
74 第四***单芯片
741 第一快捷外设互联标准端口
具体实施方式
以下将配合图式及实施例来详细说明本发明的实施方式,藉此对本发明如何应用技术手段来解决技术问题并达成技术功效的实现过程能充分理解并据以实施。
以下首先要说明本发明所揭露的快捷外设互联标准的选择设定***,并请同时参考「图1」以及「图2」所示,「图1」绘示为本发明快捷外设互联标准的选择设定***的***架构图;「图2」绘示为本发明快捷外设互联标准的选择设定***的选择控制器架构示意图。
本发明所揭露的快捷外设互联标准的选择设定***,其包含:快捷外设互联标准控制芯片10、第一储存器21、第二储存器22、第三储存器23、第四储存器24以及选择控制器30,其中选择控制器30更包含:第一跳针31、第二跳针32、第三跳针33、第四跳针34、第一逻辑门41、第二逻辑门42、第三逻辑门43以及第四逻辑门44,储存器、跳针以及逻辑门的数量仅为举例说明之,并不以此局限本发明的应用范畴。
快捷外设互联标准控制芯片10(例如是PEX8713芯片,在此仅为举例说明之,并不以此局限本发明的应用范畴)是用以产生第一选择信号51,第一储存器21、第二储存器22、第三储存器23以及第四储存器24分别与快捷外设互联标准控制芯片10电性连接,且第一储存器21、第二储存器22、第三储存器23以及第四储存器24中分别储存有一个配置设定,第一储存器21、第二储存器22、第三储存器23以及第四储存器24可为电可擦可编程只读存储器(Electrically-Erasable Programmable Read-Only Memory,EEPROM),在此仅为举例说明之,并不以此局限本发明的应用范畴。
选择控制器30中第一跳针31的第一接脚311与第一逻辑门41连接,且第一跳针31的第一接脚311与电源61连接并生成第三选择信号53,第一跳针31的第二接脚312与接地62连接,且快捷外设互联标准控制芯片10与第一逻辑门41连接以提供第一选择信号51。
选择控制器30中第二跳针32的第一接脚321与第二逻辑门42连接,且第二跳针32的第一接脚321与电源61连接并生成第三选择信号53,第二跳针32的第二接脚322与接地62连接,且快捷外设互联标准控制芯片10与第二逻辑门42连接以提供第一选择信号51。
选择控制器30中第三跳针33的第一接脚331与第三逻辑门43连接,且第三跳针33的第一接脚331与电源61连接并生成第三选择信号53,第三跳针33的第二接脚332与接地62连接,且快捷外设互联标准控制芯片10与第三逻辑门43连接以提供第一选择信号51。
选择控制器30中第四跳针34的第一接脚341与第四逻辑门44连接,且第四跳针34的第一接脚341与电源61连接并生成第三选择信号53,第四跳针34的第二接脚342与接地62连接,且快捷外设互联标准控制芯片10与第四逻辑门44连接以提供第一选择信号51。
当在快捷外设互联标准控制芯片10所生成的第一选择信号51为有效状态的情况下,有效状态即逻辑低电压状态为“0”,且第一跳针31通过跳帽将第一跳针31的第一接脚311与第一跳针31的第二接脚312连接使被选择,第一跳针31的第一接脚311所生成的第三选择信号53即为有效状态“0”,第二跳针32、第三跳针33以及第四跳针34并未被选择,即第二跳针32的第一接脚321、第三跳针33的第一接脚331以及第四跳针34的第一接脚341所生成的第三选择信号53皆为无效状态“1”。
第一逻辑门41即可对第一跳针31的第一接脚311所生成的第三选择信号53为“0”与快捷外设互联标准控制芯片10所生成的第一选择信号51为“0”进行或逻辑运算以生成第二选择信号521为“0”。
第二逻辑门42即可对第二跳针32的第一接脚321所生成的第三选择信号53为“1”与快捷外设互联标准控制芯片10所生成的第一选择信号51为“0”进行或逻辑运算以生成第二选择信号522为“1”。
第三逻辑门43即可对第三跳针33的第一接脚331所生成的第三选择信号53为“1”与快捷外设互联标准控制芯片10所生成的第一选择信号51为“0”进行或逻辑运算以生成第二选择信号523为“1”。
第四逻辑门42即可对第四跳针34的第一接脚341所生成的第三选择信号53为“1”与快捷外设互联标准控制芯片10所生成的第一选择信号51为“0”进行或逻辑运算以生成第二选择信号524为“1”。
由于第二选择信号521为“0”属于有效状态,故与第二选择信号521连接的第一储存器21中配置设定会被选择,由于第二选择信号522为“1”属于无效状态,故与第二选择信号522连接的第二储存器22中配置设定不会被选择,由于第二选择信号523为“1”属于无效状态,故与第二选择信号523连接的第三储存器23中配置设定不会被选择,由于第二选择信号524为“1”属于无效状态,故与第二选择信号524连接的第四储存器24中配置设定不会被选择。
通过上述第一储存器21中被选择的配置设定,即可进行快捷外设互联标准控制芯片10进行配置。
接着,请同时参考「图2」以及「图3」所示,「图3」绘示为本发明微服务器的第一实施态样***架构图。
本发明所揭露第一实施态样的微服务器(microserver),其包含:第一***单芯片(System On Chip,SOC)71、第二***单芯片72、第三***单芯片73以及第四***单芯片74、快捷外设互联标准控制芯片10、第一储存器21、第二储存器22、第三储存器23、第四储存器24以及选择控制器30,其中选择控制器30更包含:第一跳针31、第二跳针32、第三跳针33、第四跳针34、第一逻辑门41、第二逻辑门42、第三逻辑门43以及第四逻辑门44,***单芯片、储存器、跳针以及逻辑门的数量仅为举例说明之,并不以此局限本发明的应用范畴。
第一***单芯片71具有第一快捷外设互联标准端口711,第二***单芯片72具有第一快捷外设互联标准端口721,第三***单芯片73具有第一快捷外设互联标准端口731以及第四***单芯片74具有第一快捷外设互联标准端口741。
快捷外设互联标准控制芯片10(例如是PEX8713芯片,在此仅为举例说明之,并不以此局限本发明的应用范畴)具有第二快捷外设互联标准端口11、第二快捷外设互联标准端口12、第二快捷外设互联标准端口13以及第二快捷外设互联标准端口14,第二快捷外设互联标准端口11与第一快捷外设互联标准端口711对应电性连接,第二快捷外设互联标准端口12与第一快捷外设互联标准端口721对应电性连接,第二快捷外设互联标准端口13与第一快捷外设互联标准端口731对应电性连接,第二快捷外设互联标准端口14与第一快捷外设互联标准端口741对应电性连接,且快捷外设互联标准控制芯片10产生第一选择信号51。
第一储存器21、第二储存器22、第三储存器23以及第四储存器24分别与快捷外设互联标准控制芯片10电性连接,且第一储存器21、第二储存器22、第三储存器23以及第四储存器24中分别储存有一个配置设定,第一储存器21、第二储存器22、第三储存器23以及第四储存器24可为电可擦可编程只读存储器(Electrically-Erasable Programmable Read-Only Memory,EEPROM),在此仅为举例说明之,并不以此局限本发明的应用范畴。
选择控制器30中第一跳针31的第一接脚311与第一逻辑门41连接,且第一跳针31的第一接脚311与电源61连接并生成第三选择信号53,第一跳针31的第二接脚312与接地62连接,且快捷外设互联标准控制芯片10与第一逻辑门41连接以提供第一选择信号51。
选择控制器30中第二跳针32的第一接脚321与第二逻辑门42连接,且第二跳针32的第一接脚321与电源61连接并生成第三选择信号53,第二跳针32的第二接脚322与接地62连接,且快捷外设互联标准控制芯片10与第二逻辑门42连接以提供第一选择信号51。
选择控制器30中第三跳针33的第一接脚331与第三逻辑门43连接,且第三跳针33的第一接脚331与电源61连接并生成第三选择信号53,第三跳针33的第二接脚332与接地62连接,且快捷外设互联标准控制芯片10与第三逻辑门43连接以提供第一选择信号51。
选择控制器30中第四跳针34的第一接脚341与第四逻辑门44连接,且第四跳针34的第一接脚341与电源61连接并生成第三选择信号53,第四跳针34的第二接脚342与接地62连接,且快捷外设互联标准控制芯片10与第四逻辑门44连接以提供第一选择信号51。
当在快捷外设互联标准控制芯片10所生成的第一选择信号51为有效状态的情况下,有效状态即逻辑低电压状态为“0”,且第一跳针31通过跳帽将第一跳针31的第一接脚311与第一跳针31的第二接脚312连接使被选择,第一跳针31的第一接脚311所生成的第三选择信号53即为有效状态“0”,第二跳针32、第三跳针33以及第四跳针34并未被选择,即第二跳针32的第一接脚321、第三跳针33的第一接脚331以及第四跳针34的第一接脚341所生成的第三选择信号53皆为无效状态“1”。
第一逻辑门41即可对第一跳针31的第一接脚311所生成的第三选择信号53为“0”与快捷外设互联标准控制芯片10所生成的第一选择信号51为“0”进行或逻辑运算以生成第二选择信号521为“0”。
第二逻辑门42即可对第二跳针32的第一接脚321所生成的第三选择信号53为“1”与快捷外设互联标准控制芯片10所生成的第一选择信号51为“0”进行或逻辑运算以生成第二选择信号522为“1”。
第三逻辑门43即可对第三跳针33的第一接脚331所生成的第三选择信号53为“1”与快捷外设互联标准控制芯片10所生成的第一选择信号51为“0”进行或逻辑运算以生成第二选择信号523为“1”。
第四逻辑门42即可对第四跳针34的第一接脚341所生成的第三选择信号53为“1”与快捷外设互联标准控制芯片10所生成的第一选择信号51为“0”进行或逻辑运算以生成第二选择信号524为“1”。
由于第二选择信号521为“0”属于有效状态,故与第二选择信号521连接的第一储存器21中配置设定为“将第二快捷外设互联标准端口11设置为上游(upstream)快捷外设互联标准端口,第二快捷外设互联标准端口12、第二快捷外设互联标准端口13以及第二快捷外设互联标准端口14不设置为上游快捷外设互联标准端口”会被选择。
通过上述第一储存器21中被选择的配置设定为“将第二快捷外设互联标准端口11设置为上游快捷外设互联标准端口,第二快捷外设互联标准端口12、第二快捷外设互联标准端口13以及第二快捷外设互联标准端口14不设置为上游快捷外设互联标准端口”,藉以进行快捷外设互联标准控制芯片10中第二快捷外设互联标准端口11、第二快捷外设互联标准端口12、第二快捷外设互联标准端口13以及第二快捷外设互联标准端口14的设置。
被设置为上游快捷外设互联标准端口的第二快捷外设互联标准端口11与第一***单芯片71的第一快捷外设互联标准端口711电性连接并进行数据传输。
未被设置为上游快捷外设互联标准端口的第二快捷外设互联标准端口12与第二***单芯片72的第一快捷外设互联标准端口721电性连接但不进行数据传输。
未被设置为上游快捷外设互联标准端口的第二快捷外设互联标准端口13与第三***单芯片73的第一快捷外设互联标准端口731电性连接但不进行数据传输。
未被设置为上游快捷外设互联标准端口的第二快捷外设互联标准端口14与第四***单芯片74的第一快捷外设互联标准端口741电性连接但不进行数据传输。
当在快捷外设互联标准控制芯片10所生成的第一选择信号51为有效状态的情况下,有效状态即逻辑低电压状态为“0”,且第二跳针32通过跳帽将第二跳针32的第一接脚321与第二跳针32的第二接脚322连接使被选择,第二跳针32的第一接脚321所生成的第三选择信号53即为有效状态“0”,第一跳针31、第三跳针33以及第四跳针34并未被选择,即第一跳针31的第一接脚311、第三跳针33的第一接脚331以及第四跳针34的第一接脚341所生成的第三选择信号53皆为无效状态“1”。
第一逻辑门41即可对第一跳针31的第一接脚311所生成的第三选择信号53为“1”与快捷外设互联标准控制芯片10所生成的第一选择信号51为“0”进行或逻辑运算以生成第二选择信号521为“1”。
第二逻辑门42即可对第二跳针32的第一接脚321所生成的第三选择信号53为“0”与快捷外设互联标准控制芯片10所生成的第一选择信号51为“0”进行或逻辑运算以生成第二选择信号522为“0”。
第三逻辑门43即可对第三跳针33的第一接脚331所生成的第三选择信号53为“1”与快捷外设互联标准控制芯片10所生成的第一选择信号51为“0”进行或逻辑运算以生成第二选择信号523为“1”。
第四逻辑门42即可对第四跳针34的第一接脚341所生成的第三选择信号53为“1”与快捷外设互联标准控制芯片10所生成的第一选择信号51为“0”进行或逻辑运算以生成第二选择信号524为“1”。
由于第二选择信号522为“0”属于有效状态,故与第二选择信号522连接的第二储存器22中配置设定为“将第二快捷外设互联标准端口12设置为上游快捷外设互联标准端口,第二快捷外设互联标准端口11、第二快捷外设互联标准端口13以及第二快捷外设互联标准端口14不设置为上游快捷外设互联标准端口”会被选择。
通过上述第一储存器21中被选择的配置设定为“将第二快捷外设互联标准端口12设置为上游快捷外设互联标准端口,第二快捷外设互联标准端口11、第二快捷外设互联标准端口13以及第二快捷外设互联标准端口14不设置为上游快捷外设互联标准端口”,藉以进行快捷外设互联标准控制芯片10中第二快捷外设互联标准端口11、第二快捷外设互联标准端口12、第二快捷外设互联标准端口13以及第二快捷外设互联标准端口14的设置。
未被设置为上游快捷外设互联标准端口的第二快捷外设互联标准端口11与第一***单芯片71的第一快捷外设互联标准端口711电性连接但不进行数据传输。
被设置为上游快捷外设互联标准端口的第二快捷外设互联标准端口12与第二***单芯片72的第一快捷外设互联标准端口721电性连接并进行数据传输。
未被设置为上游快捷外设互联标准端口的第二快捷外设互联标准端口13与第三***单芯片73的第一快捷外设互联标准端口731电性连接但不进行数据传输。
未被设置为上游快捷外设互联标准端口的第二快捷外设互联标准端口14与第四***单芯片74的第一快捷外设互联标准端口741电性连接但不进行数据传输。
当在快捷外设互联标准控制芯片10所生成的第一选择信号51为有效状态的情况下,有效状态即逻辑低电压状态为“0”,且第三跳针33通过跳帽将第三跳针33的第一接脚331与第三跳针33的第三接脚332连接使被选择,第三跳针33的第一接脚331所生成的第三选择信号53即为有效状态“0”,第一跳针31、第二跳针32以及第四跳针34并未被选择,即第一跳针31的第一接脚311、第二跳针32的第一接脚321以及第四跳针34的第一接脚341所生成的第三选择信号53皆为无效状态“1”。
第一逻辑门41即可对第一跳针31的第一接脚311所生成的第三选择信号53为“1”与快捷外设互联标准控制芯片10所生成的第一选择信号51为“0”进行或逻辑运算以生成第二选择信号521为“1”。
第二逻辑门42即可对第二跳针32的第一接脚321所生成的第三选择信号53为“1”与快捷外设互联标准控制芯片10所生成的第一选择信号51为“0”进行或逻辑运算以生成第二选择信号522为“1”。
第三逻辑门43即可对第三跳针33的第一接脚331所生成的第三选择信号53为“0”与快捷外设互联标准控制芯片10所生成的第一选择信号51为“0”进行或逻辑运算以生成第二选择信号523为“0”。
第四逻辑门42即可对第四跳针34的第一接脚341所生成的第三选择信号53为“1”与快捷外设互联标准控制芯片10所生成的第一选择信号51为“0”进行或逻辑运算以生成第二选择信号524为“1”。
由于第二选择信号523为“0”属于有效状态,故与第二选择信号523连接的第三储存器23中配置设定为“将第二快捷外设互联标准端口13设置为上游快捷外设互联标准端口,第二快捷外设互联标准端口11、第二快捷外设互联标准端口12以及第二快捷外设互联标准端口14不设置为上游快捷外设互联标准端口”会被选择。
通过上述第一储存器21中被选择的配置设定为“将第二快捷外设互联标准端口13设置为上游快捷外设互联标准端口,第二快捷外设互联标准端口11、第二快捷外设互联标准端口12以及第二快捷外设互联标准端口14不设置为上游快捷外设互联标准端口”,藉以进行快捷外设互联标准控制芯片10中第二快捷外设互联标准端口11、第二快捷外设互联标准端口12、第二快捷外设互联标准端口13以及第二快捷外设互联标准端口14的设置。
未被设置为上游快捷外设互联标准端口的第二快捷外设互联标准端口11与第一***单芯片71的第一快捷外设互联标准端口711电性连接但不进行数据传输。
未被设置为上游快捷外设互联标准端口的第二快捷外设互联标准端口12与第二***单芯片72的第一快捷外设互联标准端口721电性连接但不进行数据传输。
被设置为上游快捷外设互联标准端口的第二快捷外设互联标准端口13与第三***单芯片73的第一快捷外设互联标准端口731电性连接并进行数据传输。
未被设置为上游快捷外设互联标准端口的第二快捷外设互联标准端口14与第四***单芯片74的第一快捷外设互联标准端口741电性连接但不进行数据传输。
当在快捷外设互联标准控制芯片10所生成的第一选择信号51为有效状态的情况下,有效状态即逻辑低电压状态为“0”,且第四跳针34通过跳帽将第四跳针34的第一接脚341与第四跳针34的第三接脚342连接使被选择,第四跳针34的第一接脚341所生成的第三选择信号53即为有效状态“0”,第一跳针31、第二跳针32以及第三跳针33并未被选择,即第一跳针31的第一接脚311、第二跳针32的第一接脚321以及第三跳针33的第一接脚331所生成的第三选择信号53皆为无效状态“1”。
第一逻辑门41即可对第一跳针31的第一接脚311所生成的第三选择信号53为“1”与快捷外设互联标准控制芯片10所生成的第一选择信号51为“0”进行或逻辑运算以生成第二选择信号521为“1”。
第二逻辑门42即可对第二跳针32的第一接脚321所生成的第三选择信号53为“1”与快捷外设互联标准控制芯片10所生成的第一选择信号51为“0”进行或逻辑运算以生成第二选择信号522为“1”。
第三逻辑门43即可对第三跳针33的第一接脚331所生成的第三选择信号53为“1”与快捷外设互联标准控制芯片10所生成的第一选择信号51为“0”进行或逻辑运算以生成第二选择信号523为“1”。
第四逻辑门42即可对第四跳针34的第一接脚341所生成的第三选择信号53为“0”与快捷外设互联标准控制芯片10所生成的第一选择信号51为“0”进行或逻辑运算以生成第二选择信号524为“0”。
由于第二选择信号524为“0”属于有效状态,故与第二选择信号524连接的第四储存器24中配置设定为“将第二快捷外设互联标准端口14设置为上游快捷外设互联标准端口,第二快捷外设互联标准端口11、第二快捷外设互联标准端口12以及第二快捷外设互联标准端口13不设置为上游快捷外设互联标准端口”会被选择。
通过上述第一储存器21中被选择的配置设定为“将第二快捷外设互联标准端口14设置为上游快捷外设互联标准端口,第二快捷外设互联标准端口11、第二快捷外设互联标准端口12以及第二快捷外设互联标准端口13不设置为上游快捷外设互联标准端口”,藉以进行快捷外设互联标准控制芯片10中第二快捷外设互联标准端口11、第二快捷外设互联标准端口12、第二快捷外设互联标准端口13以及第二快捷外设互联标准端口14的设置。
未被设置为上游快捷外设互联标准端口的第二快捷外设互联标准端口11与第一***单芯片71的第一快捷外设互联标准端口711电性连接但不进行数据传输。
未被设置为上游快捷外设互联标准端口的第二快捷外设互联标准端口12与第二***单芯片72的第一快捷外设互联标准端口721电性连接但不进行数据传输。
未被设置为上游快捷外设互联标准端口的第二快捷外设互联标准端口13与第三***单芯片73的第一快捷外设互联标准端口731电性连接但不进行数据传输。
被设置为上游快捷外设互联标准端口的第二快捷外设互联标准端口14与第四***单芯片74的第一快捷外设互联标准端口741电性连接并进行数据传输。
上述的快捷外设互联标准控制芯片10更包含支援通用串行总线(Universal Serial Bus,USB)151、串行ATA(Serial Advanced TechnologyAttachment,SATA)152以及加速图形端口(Accelerated Graphics Port,AGP)153,以及包含处于常开状态(always on)的管理端口154。
接着,请参考「图4」,所示,「图4」绘示为本发明微服务器的第二实施态样***架构图。
本发明所揭露第二实施态样的微服务器(microserver),其包含:第一***单芯片(System On Chip,SOC)71、第二***单芯片72、第三***单芯片73以及第四***单芯片74、快捷外设互联标准控制芯片10、第一储存器21、第二储存器22、第三储存器23、第四储存器24以及选择控制器30,***单芯片以及储存器的数量仅为举例说明之,并不以此局限本发明的应用范畴。
第一***单芯片71具有第一快捷外设互联标准端口711,第二***单芯片72具有第一快捷外设互联标准端口721,第三***单芯片73具有第一快捷外设互联标准端口731以及第四***单芯片74具有第一快捷外设互联标准端口741。
快捷外设互联标准控制芯片10(例如是PEX8713芯片,在此仅为举例说明之,并不以此局限本发明的应用范畴)具有第二快捷外设互联标准端口11、第二快捷外设互联标准端口12、第二快捷外设互联标准端口13以及第二快捷外设互联标准端口14,第二快捷外设互联标准端口11与第一快捷外设互联标准端口711对应电性连接,第二快捷外设互联标准端口12与第一快捷外设互联标准端口721对应电性连接,第二快捷外设互联标准端口13与第一快捷外设互联标准端口731对应电性连接,第二快捷外设互联标准端口14与第一快捷外设互联标准端口741对应电性连接,且快捷外设互联标准控制芯片10产生第一选择信号51。
第一储存器21、第二储存器22、第三储存器23以及第四储存器24分别与快捷外设互联标准控制芯片10电性连接,且第一储存器21、第二储存器22、第三储存器23以及第四储存器24中分别储存有一个配置设定,第一储存器21、第二储存器22、第三储存器23以及第四储存器24可为电可擦可编程只读存储器(Electrically-Erasable Programmable Read-Only Memory,EEPROM),在此仅为举例说明之,并不以此局限本发明的应用范畴。
选择控制器30是由复杂可编辑逻辑装置(Complex Programmable LogicDevice,CPLD)或是现场可编辑门阵列(Field-Programmable Gate Array,FPGA)加以实现。
即选择控制器30与第一***单芯片71、第二***单芯片72、第三***单芯片73以及第四***单芯片74分别电性连接,选择控制器30即可自快捷外设互联标准控制芯片10接收第一选择信号,以及选择控制器30自第一***单芯片71、第二***单芯片72、第三***单芯片73以及第四***单芯片74分别产生的控制信号以生成第二选择信号,且每一个第二选择信号分别与第一***单芯片71、第二***单芯片72、第三***单芯片73以及第四***单芯片74相互对应。
当经过选择控制器30运算后生成的第二选择信号选择第一储存器21中配置设定为“将第二快捷外设互联标准端口11设置为上游(upstream)快捷外设互联标准端口,第二快捷外设互联标准端口12、第二快捷外设互联标准端口13以及第二快捷外设互联标准端口14不设置为上游快捷外设互联标准端口”,藉以进行快捷外设互联标准控制芯片10中第二快捷外设互联标准端口11、第二快捷外设互联标准端口12、第二快捷外设互联标准端口13以及第二快捷外设互联标准端口14的设置。
被设置为上游快捷外设互联标准端口的第二快捷外设互联标准端口11与第一***单芯片71的第一快捷外设互联标准端口711电性连接并进行数据传输。
未被设置为上游快捷外设互联标准端口的第二快捷外设互联标准端口12与第二***单芯片72的第一快捷外设互联标准端口721电性连接但不进行数据传输。
未被设置为上游快捷外设互联标准端口的第二快捷外设互联标准端口13与第三***单芯片73的第一快捷外设互联标准端口731电性连接但不进行数据传输。
未被设置为上游快捷外设互联标准端口的第二快捷外设互联标准端口14与第四***单芯片74的第一快捷外设互联标准端口741电性连接但不进行数据传输。
当经过选择控制器30运算后生成的第二选择信号选择第二储存器22中配置设定为“将第二快捷外设互联标准端口12设置为上游快捷外设互联标准端口,第二快捷外设互联标准端口11、第二快捷外设互联标准端口13以及第二快捷外设互联标准端口14不设置为上游快捷外设互联标准端口”,藉以进行快捷外设互联标准控制芯片10中第二快捷外设互联标准端口11、第二快捷外设互联标准端口12、第二快捷外设互联标准端口13以及第二快捷外设互联标准端口14的设置。
未被设置为上游快捷外设互联标准端口的第二快捷外设互联标准端口11与第一***单芯片71的第一快捷外设互联标准端口711电性连接但不进行数据传输。
被设置为上游快捷外设互联标准端口的第二快捷外设互联标准端口12与第二***单芯片72的第一快捷外设互联标准端口721电性连接并进行数据传输。
未被设置为上游快捷外设互联标准端口的第二快捷外设互联标准端口13与第三***单芯片73的第一快捷外设互联标准端口731电性连接但不进行数据传输。
未被设置为上游快捷外设互联标准端口的第二快捷外设互联标准端口14与第四***单芯片74的第一快捷外设互联标准端口741电性连接但不进行数据传输。
当经过选择控制器30运算后生成的第二选择信号选择第二储存器22中配置设定为“将第二快捷外设互联标准端口13设置为上游快捷外设互联标准端口,第二快捷外设互联标准端口11、第二快捷外设互联标准端口12以及第二快捷外设互联标准端口14不设置为上游快捷外设互联标准端口”,藉以进行快捷外设互联标准控制芯片10中第二快捷外设互联标准端口11、第二快捷外设互联标准端口12、第二快捷外设互联标准端口13以及第二快捷外设互联标准端口14的设置。
未被设置为上游快捷外设互联标准端口的第二快捷外设互联标准端口11与第一***单芯片71的第一快捷外设互联标准端口711电性连接但不进行数据传输。
未被设置为上游快捷外设互联标准端口的第二快捷外设互联标准端口12与第二***单芯片72的第一快捷外设互联标准端口721电性连接但不进行数据传输。
被设置为上游快捷外设互联标准端口的第二快捷外设互联标准端口13与第三***单芯片73的第一快捷外设互联标准端口731电性连接并进行数据传输。
未被设置为上游快捷外设互联标准端口的第二快捷外设互联标准端口14与第四***单芯片74的第一快捷外设互联标准端口741电性连接但不进行数据传输。
当经过选择控制器30运算后生成的第二选择信号选择第二储存器22中配置设定为“将第二快捷外设互联标准端口14设置为上游快捷外设互联标准端口,第二快捷外设互联标准端口11、第二快捷外设互联标准端口12以及第二快捷外设互联标准端口13不设置为上游快捷外设互联标准端口”,藉以进行快捷外设互联标准控制芯片10中第二快捷外设互联标准端口11、第二快捷外设互联标准端口12、第二快捷外设互联标准端口13以及第二快捷外设互联标准端口14的设置。
未被设置为上游快捷外设互联标准端口的第二快捷外设互联标准端口11与第一***单芯片71的第一快捷外设互联标准端口711电性连接但不进行数据传输。
未被设置为上游快捷外设互联标准端口的第二快捷外设互联标准端口12与第二***单芯片72的第一快捷外设互联标准端口721电性连接但不进行数据传输。
未被设置为上游快捷外设互联标准端口的第二快捷外设互联标准端口13与第三***单芯片73的第一快捷外设互联标准端口731电性连接但不进行数据传输。
被设置为上游快捷外设互联标准端口的第二快捷外设互联标准端口14与第四***单芯片74的第一快捷外设互联标准端口741电性连接并进行数据传输。
综上所述,可知本发明与现有技术之间的差异在于本发明是通过选择控制器接收第一选择信号以生成多个第二选择信号,每一个第二选择信号分别对应连接储存器其中之一,以控制储存器中配置设定对快捷外设互联标准控制芯片进行配置,配置设定用以选择第二快捷外设互联标准端口其中之一设置为上游快捷外设互联标准端口,其于的第二快捷外设互联标准端口不进行上游快捷外设互联标准端口设置,被设置为上游快捷外设互联标准端口的第二快捷外设互联标准端口与第一快捷外设互联标准端口电性连接以进行数据传输。
藉由此一技术手段可以来解决现有技术所存在以单一快捷外设互联标准控制芯片无法同时配置上游快捷外设互联标准端口的问题,进而达成以单一快捷外设互联标准控制芯片配置多个快捷外设互联标准端口其中之一为上游快捷外设互联标准端口,以对与快捷外设互联标准控制芯片电性互连的多个***单芯片其中之一进行数据传输的技术功效。
虽然本发明所揭露的实施方式如上,惟所述的内容并非用以直接限定本发明的专利保护范围。任何本发明所属技术领域中的技术人员,在不脱离本发明所揭露的精神和范围的前提下,可以在实施的形式上及细节上作些许的更动。本发明的专利保护范围,仍须以所附的权利要求书所界定者为准。
Claims (15)
1.一种微服务器,其特征在于,包含:
至少一***单芯片,每一个***单芯片具有一第一快捷外设互联标准端口;
一快捷外设互联标准控制芯片,所述快捷外设互联标准控制芯片具有多个第二快捷外设互联标准端口,所述第二快捷外设互联标准端口与所述第一快捷外设互联标准端口分别对应进行电性连接,且所述快捷外设互联标准控制芯片产生一第一选择信号;
至少一储存器,每一个储存器与所述快捷外设互联标准控制芯片电性连接,且每一个储存器中储存有一配置设定;及
一选择控制器,用以接收所述第一选择信号以生成多个第二选择信号;
其中,每一个第二选择信号分别对应连接所述储存器其中之一,以控制所述储存器中所述配置设定对所述快捷外设互联标准控制芯片进行配置,所述配置设定用以选择所述第二快捷外设互联标准端口其中之一设置为上游快捷外设互联标准端口,其于的所述第二快捷外设互联标准端口不进行上游快捷外设互联标准端口设置,被设置为上游快捷外设互联标准端口的所述第二快捷外设互联标准端口与所述第一快捷外设互联标准端口电性连接以进行数据传输。
2.如权利要求1所述的微服务器,其特征在于,所述储存器是通过芯片选择信号以及对应的第二选择信号进行储存器中所述配置设定的选择,且所述储存器与所述快捷外设互联标准控制芯片电性连接以传输被选择的配置设定至所述快捷外设互联标准控制芯片以进行配置。
3.如权利要求1所述的微服务器,其特征在于,所述第二选择信号中仅有一个第二选择信号为有效状态。
4.如权利要求1所述的微服务器,其特征在于,所述选择控制器更包含多个跳针以及分别与所述跳针对应的多个逻辑门。
5.如权利要求4所述的微服务器,其特征在于,每一个跳针由一第一接脚与一第二接脚所组成,所述第一接脚与电源连接并生成一第三选择信号,所述第二接脚与接地连接,每一个逻辑门分别接收所述第一选择信号与对应的所述第三选择信号进行或逻辑运算以对应生成所述第二选择信号。
6.如权利要求5所述的微服务器,其特征在于,当跳针其中之一通过跳帽将所述第一接脚与所述第二接脚连接使被选择,所述第一接脚所生成的所述第三选择信号为有效状态,并当所述第一选择信号为有效状态时,与被选择跳针对应的逻辑门进行或逻辑运算以对应生成有效状态的所述第二选择信号,且有效状态为逻辑低电压状态。
7.如权利要求1所述的微服务器,其特征在于,所述快捷外设互联标准控制芯片更包含支援通用串行总线、串行ATA以及加速图形端口,以及包含处于常开状态的一管理端口。
8.一种微服务器,其特征在于,包含:
至少一***单芯片,每一个***单芯片具有一第一快捷外设互联标准端口;
一快捷外设互联标准控制芯片,所述快捷外设互联标准控制芯片具有多个第二快捷外设互联标准端口,所述第二快捷外设互联标准端口与所述第一快捷外设互联标准端口分别对应进行电性连接,且所述快捷外设互联标准控制芯片产生一第一选择信号;
至少一储存器,每一个储存器与所述快捷外设互联标准控制芯片电性连接,且每一个储存器中储存有一配置设定;及
一选择控制器,所述选择控制器与每一个***单芯片分别电性连接,以接收所述第一选择信号与每一个***单芯片产生的控制信号以生成所述第二选择信号,且每一个第二选择信号与每一个***单芯片相互对应;
其中,每一个第二选择信号分别对应连接所述储存器其中之一,以控制所述储存器中所述配置设定对所述快捷外设互联标准控制芯片进行配置,所述配置设定用以选择所述第二快捷外设互联标准端口其中之一设置为上游快捷外设互联标准端口,其于的所述第二快捷外设互联标准端口不进行上游快捷外设互联标准端口设置,被设置为上游快捷外设互联标准端口的所述第二快捷外设互联标准端口与所述第一快捷外设互联标准端口电性连接以进行数据传输。
9.如权利要求8所述的微服务器,其特征在于,所述选择控制器为复杂可编辑逻辑装置或是现场可编辑门阵列。
10.一种快捷外设互联标准的选择设定***,其特征在于,包含:
一快捷外设互联标准控制芯片,用以产生一第一选择信号;
至少一储存器,每一个储存器与所述快捷外设互联标准控制芯片电性连接,且每一个储存器中储存有一配置设定;及
一选择控制器,用以接收所述第一选择信号以生成多个第二选择信号,每一个第二选择信号分别对应连接所述储存器其中之一,以控制所述储存器中所述配置设定对所述快捷外设互联标准控制芯片进行配置。
11.如权利要求10所述的快捷外设互联标准的选择设定***,其特征在于,所述储存器是通过芯片选择信号以及对应的第二选择信号进行储存器中所述配置设定的选择,且所述储存器与所述快捷外设互联标准控制芯片电性连接以传输被选择的配置设定至所述快捷外设互联标准控制芯片以进行配置。
12.如权利要求10所述的快捷外设互联标准的选择设定***,其特征在于,所述第二选择信号中仅有一个第二选择信号为有效状态。
13.如权利要求10所述的快捷外设互联标准的选择设定***,其特征在于,所述选择控制器更包含多个跳针以及分别与所述跳针对应的多个逻辑门。
14.如权利要求13所述的快捷外设互联标准的选择设定***,其特征在于,每一个跳针由一第一接脚与一第二接脚所组成,所述第一接脚与电源连接并生成一第三选择信号,所述第二接脚与接地连接,每一个逻辑门分别接收所述第一选择信号与对应的所述第三选择信号进行或逻辑运算以对应生成所述第二选择信号。
15.如权利要求14所述的快捷外设互联标准的选择设定***,其特征在于,当跳针其中之一通过跳帽将所述第一接脚与所述第二接脚连接使被选择,所述第一接脚所生成的所述第三选择信号为有效状态,并当所述第一选择信号为有效状态时,与被选择跳针对应的逻辑门进行或逻辑运算以对应生成有效状态的所述第二选择信号,且有效状态为逻辑低电压状态。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201310627042.3A CN104679694B (zh) | 2013-11-28 | 2013-11-28 | 快捷外设互联标准的选择设定***及微服务器 |
US14/256,109 US9588929B2 (en) | 2013-11-28 | 2014-04-18 | PCI-E standard selection setting system and microserver |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201310627042.3A CN104679694B (zh) | 2013-11-28 | 2013-11-28 | 快捷外设互联标准的选择设定***及微服务器 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN104679694A true CN104679694A (zh) | 2015-06-03 |
CN104679694B CN104679694B (zh) | 2017-11-14 |
Family
ID=53183661
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201310627042.3A Active CN104679694B (zh) | 2013-11-28 | 2013-11-28 | 快捷外设互联标准的选择设定***及微服务器 |
Country Status (2)
Country | Link |
---|---|
US (1) | US9588929B2 (zh) |
CN (1) | CN104679694B (zh) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN106415653B (zh) * | 2014-10-23 | 2019-10-22 | 华为技术有限公司 | 一种电子设备和图形处理器卡 |
CN105425918A (zh) * | 2015-12-16 | 2016-03-23 | 英业达科技有限公司 | 微型服务器*** |
EP3729266B1 (en) | 2017-12-20 | 2024-07-31 | Telefonaktiebolaget LM Ericsson (publ) | Method, system and apparatus for enabling live and/or hot migration of physical resources |
CN110661692B (zh) * | 2019-11-13 | 2021-01-15 | 联想(北京)有限公司 | 一种网络互联***及方法 |
Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN1787490A (zh) * | 2004-12-10 | 2006-06-14 | 英特尔公司 | 交换组构网络的分组处理 |
CN101873339A (zh) * | 2009-03-31 | 2010-10-27 | 英特尔公司 | 灵活地将终端逻辑集成到各种平台 |
CN101976320A (zh) * | 2010-10-26 | 2011-02-16 | 中国航天科工集团第二研究院七○六所 | 一种可信计算机平台 |
CN102654847A (zh) * | 2011-12-20 | 2012-09-05 | 陕西海泰电子有限责任公司 | PXIe零槽控制器 |
US20120242377A1 (en) * | 2011-03-24 | 2012-09-27 | Pericom Semiconductor Corp. | Re-Driver with Pre-Emphasis Injected Through a Transformer and Tuned by an L-C Tank |
US20120265910A1 (en) * | 2011-04-14 | 2012-10-18 | Cisco Technology, Inc. | Server Input/Output Failover Device Serving Highly Available Virtual Devices |
US20120278551A1 (en) * | 2011-04-28 | 2012-11-01 | Madhukar Gunjan Chakhaiyar | METHOD AND SYSTEM FOR COUPLING SERIAL ATTACHED SCSI (SAS) DEVICES AND INTERNET SMALL COMPUTER SYSTEM INTERNET (iSCSI) DEVICES THROUGH SINGLE HOST BUS ADAPTER |
CN102819447A (zh) * | 2012-05-29 | 2012-12-12 | 中国科学院计算技术研究所 | 一种用于多根共享***的直接i/o 虚拟化方法和装置 |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8805926B2 (en) * | 2011-09-29 | 2014-08-12 | Intel Corporation | Common idle state, active state and credit management for an interface |
-
2013
- 2013-11-28 CN CN201310627042.3A patent/CN104679694B/zh active Active
-
2014
- 2014-04-18 US US14/256,109 patent/US9588929B2/en active Active
Patent Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN1787490A (zh) * | 2004-12-10 | 2006-06-14 | 英特尔公司 | 交换组构网络的分组处理 |
CN101873339A (zh) * | 2009-03-31 | 2010-10-27 | 英特尔公司 | 灵活地将终端逻辑集成到各种平台 |
CN101976320A (zh) * | 2010-10-26 | 2011-02-16 | 中国航天科工集团第二研究院七○六所 | 一种可信计算机平台 |
US20120242377A1 (en) * | 2011-03-24 | 2012-09-27 | Pericom Semiconductor Corp. | Re-Driver with Pre-Emphasis Injected Through a Transformer and Tuned by an L-C Tank |
US20120265910A1 (en) * | 2011-04-14 | 2012-10-18 | Cisco Technology, Inc. | Server Input/Output Failover Device Serving Highly Available Virtual Devices |
US20120278551A1 (en) * | 2011-04-28 | 2012-11-01 | Madhukar Gunjan Chakhaiyar | METHOD AND SYSTEM FOR COUPLING SERIAL ATTACHED SCSI (SAS) DEVICES AND INTERNET SMALL COMPUTER SYSTEM INTERNET (iSCSI) DEVICES THROUGH SINGLE HOST BUS ADAPTER |
CN102654847A (zh) * | 2011-12-20 | 2012-09-05 | 陕西海泰电子有限责任公司 | PXIe零槽控制器 |
CN102819447A (zh) * | 2012-05-29 | 2012-12-12 | 中国科学院计算技术研究所 | 一种用于多根共享***的直接i/o 虚拟化方法和装置 |
Also Published As
Publication number | Publication date |
---|---|
CN104679694B (zh) | 2017-11-14 |
US9588929B2 (en) | 2017-03-07 |
US20150149685A1 (en) | 2015-05-28 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US8582275B2 (en) | Electronic detonator control chip | |
CN103376400B (zh) | 芯片测试方法及芯片 | |
CN104679694A (zh) | 快捷外设互联标准的选择设定***及微服务器 | |
CN103325411A (zh) | 一种用于fpga的抗单粒子翻转加固***及其方法 | |
CN105681145A (zh) | 一种基于FPGA的FlexRay通信模块 | |
AU2009242842B9 (en) | An electronic detonator control chip | |
CN103280236A (zh) | 非易失性fpga芯片 | |
CN103730164A (zh) | 一种可编程存储单元 | |
CN104051026A (zh) | 结合全地址和单地址的sram瞬时剂量率效应测试***及方法 | |
CN107645310A (zh) | 断路器控制器的数据传输装置和数据传输方法 | |
CN201349208Y (zh) | 一种fpga多模式配置电路 | |
CN107015212A (zh) | 基于vpx总线的雷达波控与监控自测平台的通用接口板 | |
CN203720312U (zh) | 星载计算机通用地面测试设备 | |
CN103229158A (zh) | 内部整合电路总线控制电路和控制方法 | |
CN105630120B (zh) | 一种加载处理器硬件配置字的方法及装置 | |
CN206209364U (zh) | 基于dsp与fpga的控制电路装置 | |
CN106055063A (zh) | 分立存储器部分中的电源管理 | |
CN204883691U (zh) | 非易失存储器内容的双重保护装置 | |
CN108776645A (zh) | 一种嵌入式多任务管理装置 | |
CN204697071U (zh) | 一种侧信道分析评估基准板 | |
CN106611608B (zh) | 存储器控制电路单元、存储器储存装置与数据传输方法 | |
CN202150272U (zh) | 板载固态硬盘防瞬间掉电造成固件丢失的电路 | |
CN105429835B (zh) | 一种基于fpga的本地总线电路 | |
CN105261397B (zh) | 可编程传输缆线及其编程方法 | |
CN202649764U (zh) | 共用flash存储的统一自适应并行配置多个fpga的电路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
C06 | Publication | ||
PB01 | Publication | ||
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
GR01 | Patent grant | ||
GR01 | Patent grant |