CN104679441A - 时间估测方法、存储器存储装置、存储器控制电路单元 - Google Patents

Abstract

本发明提供一种时间估测方法、存储器存储装置、存储器控制电路单元，用于包括多个存储单元的可复写式非易失性存储器模块。所述方法包括：将第一数据写入至所述存储单元中的多个第一存储单元；根据一读取电压来读取第一存储单元，以判断每一个第一存储单元是属于第一状态或是第二状态；以及计算根据属于第一状态的第一存储单元的个数，并根据此个数取得可复写式非易失性存储器模块的时间信息。

Description

时间估测方法、存储器存储装置、存储器控制电路单元

技术领域

本发明是有关于一种时间估测方法，且特别是有关于可复写式非易失性存储器模块的时间估测方法、存储器存储装置、存储器控制电路单元。

背景技术

数码相机、移动电话与MP3播放器在这几年来的成长十分迅速，使得消费者对存储媒体的需求也急速增加。由于可复写式非易失性存储器模块（例如，快闪存储器）具有数据非易失性、省电、体积小，以及无机械结构等特性，所以非常适合用在上述所举例的各种便携式多媒体装置中。

一般来说，对于可复写式非易失性存储器模块中一笔数据，若能计算此数据已经存储在可复写式非易失性存储器模块多少时间，则可能有一些用途，例如判断此数据是否可能遗失，或是决定如何读取这些数据。然而，若要配置一个时钟或是计时器来取得时间信息，则需要额外的电源。因此，如何估测可复写式非易失性存储器模块的时间信息，为此领域技术人员所关心的议题。

发明内容

本发明提供一种时间估测方法、存储器存储装置与存储器控制电路单元，可以估测出可复写式非易失性存储器模块的时间信息。

本发明一范例实施例提出一种时间估测方法，用于可复写式非易失性存储器模块。此可复写式非易失性存储器模块包括多个存储单元。此方法包括：将第一数据写入至所述存储单元中的多个第一存储单元；根据一读取电压来读取第一存储单元，以判断每一个第一存储单元是属于第一状态或是第二状态；以及计算属于第一状态的第一存储单元的第一个数，并根据第一个数取得可复写式非易失性存储器模块的第一时间信息。

在一范例实施例中，上述将第一数据写入至第一存储单元的步骤还包括：根据读取电压读取第一存储单元，以判断每一个第一存储单元是属于第一状态或是第二状态；以及记录属于第一状态的第一存储单元的第二个数。上述根据第一个数取得第一时间信息的步骤包括：根据第一个数与第二个数之间的差取得第一时间信息，其中第一时间信息是用以估测写入第一数据至读取第一存储单元所经过的时间。

在一范例实施例中，上述的时间估测方法还包括：将第二数据写入至可复写式非易失性存储器模块；以及记录第一时间信息，其中第一时间信息是用以估测写入第一数据至写入第二数据所经过的时间。

在一范例实施例中，上述的时间估测方法还包括：接收来自主机***的读取指令，其指示读取第二数据；根据读取电压重新读取第一存储单元，以判断第一存储单元是属于第一状态或是第二状态，计算属于第一状态的第一存储单元的第三个数，并且根据该第三个数取得可复写式非易失性存储器模块的第二时间信息，其中第二时间信息是用以估测写入第一数据至重新读取第一存储单元所经过的时间。此方法还包括：根据第二时间信息与第一时间信息取得第三时间信息，其中第三时间信息是用以估测写入第二数据至读取第二数据所经过的时间。

在一范例实施例中，上述的时间估测方法还包括：根据第三时间信息决定至少一个第一电压的个数，并且根据第一电压读取第二数据。

在一范例实施例中，上述的每一个第一存储单元位于一比特线上，并且每一个比特线反应于读取电压产生一感测电流。此时间估测方法还包括：根据每一个比特线所产生的感测电流或是比特线上的电压电平，判断每一个第一存储单元是属于第一状态或是第二状态。

在一范例实施例中，上述根据第一个数取得第一时间信息的步骤包括：将第一个数输入一查找表，并且取得查找表的输出以作为第一时间信息。

本发明一范例实施例提出一种存储器存储装置，包括连接接口单元、上述的可复写式非易失性存储器模块与存储器控制电路单元。连接接口单元是用以电性连接至一主机***。存储器控制电路单元是电性连接至连接接口单元与可复写式非易失性存储器模块，用以将第一数据写入至所述存储单元中的多个第一存储单元，并且根据一读取电压来读取第一存储单元，以判断每一个第一存储单元是属于第一状态或是第二状态。存储器控制电路单元用以计算属于第一状态的第一存储单元的第一个数，并根据第一个数取得可复写式非易失性存储器模块的第一时间信息。

在一范例实施例中，上述存储器控制电路单元将第一数据写入至第一存储单元的操作还包括：存储器控制电路单元根据读取电压读取第一存储单元，以判断每一个第一存储单元是属于第一状态或是第二状态，并且记录属于第一状态的第一存储单元的第二个数。存储器控制电路单元是根据第一个数与第二个数之间的差取得第一时间信息。其中第一时间信息是用以估测写入第一数据至读取第一存储单元所经过的时间。

在一范例实施例中，上述的存储器控制电路单元还用以将第二数据写入至可复写式非易失性存储器模块，并且记录第一时间信息。其中第一时间信息是用以估测写入第一数据至写入第二数据所经过的时间。

在一范例实施例中，上述的存储器控制电路单元还用以接收来自主机***的读取指令，其指示读取第二数据。存储器控制电路单元还用以根据读取电压重新读取第一存储单元，以判断第一存储单元是属于第一状态或是第二状态，计算属于第一状态的第一存储单元的第三个数，并且根据第三个数取得可复写式非易失性存储器模块的第二时间信息。第二时间信息是用以估测写入第一数据至重新读取第一存储单元所经过的时间。存储器控制电路单元还用以根据第二时间信息与第一时间信息取得第三时间信息。第三时间信息是用以估测写入第二数据至读取第二数据所经过的时间。

在一范例实施例中，上述的存储器控制电路单元还用以根据第三时间信息决定至少一个第一电压的个数，并且根据第一电压读取第二数据。

在一范例实施例中，上述的每一个第一存储单元位于一比特线上，并且每一个比特线反应于读取电压产生一感测电流。每一个存储单元是根据每一个比特线所产生的感测电流或每一个比特线上的电压电平被判断属于第一状态或是第二状态。

在一范例实施例中，上述的存储器控制电路单元是将第一个数输入一查找表，并且取得查找表的输出以作为第一时间信息。

本发明一范例实施例提出一种存储器控制电路单元。用于上述的可复写式非易失性存储器模块。存储器控制电路单元包括主机接口、存储器接口与存储器管理电路。主机接口是用以电性连接至主机***。存储器接口是用以电性连接至可复写式非易失性存储器模块。存储器管理电路是电性连接至主机接口与存储器接口，用以将第一数据写入至所述存储单元中的多个第一存储单元，并且根据一读取电压来读取第一存储单元，以判断每一个第一存储单元是属于第一状态或是第二状态。存储器管理电路也用以计算属于第一状态的第一存储单元的第一个数，并根据第一个数取得可复写式非易失性存储器模块的第一时间信息。

在一范例实施例中，上述存储器管理电路将第一数据写入至第一存储单元的操作还包括：存储器管理电路根据读取电压读取第一存储单元，以判断每一个第一存储单元是属于第一状态或是第二状态，并且记录属于第一状态的第一存储单元的第二个数。存储器管理电路根据第一个数取得第一时间信息的操作包括：存储器管理电路根据第一个数与第二个数之间的差取得第一时间信息，其中第一时间信息是用以估测写入第一数据至读取第一存储单元所经过的时间。

在一范例实施例中，上述的存储器管理电路还用以将第二数据写入至可复写式非易失性存储器模块，并且记录第一时间信息。第一时间信息是用以估测写入第一数据至写入第二数据所经过的时间。

在一范例实施例中，上述的存储器管理电路还用以接收来自主机***的读取指令，其指示读取第二数据。存储器管理电路还用以根据读取电压重新读取第一存储单元，以判断第一存储单元是属于第一状态或是第二状态，计算属于第一状态的第一存储单元的第三个数，并且根据第三个数取得可复写式非易失性存储器模块的第二时间信息。第二时间信息是用以估测写入第一数据至重新读取第一存储单元所经过的时间。存储器管理电路还用以根据第二时间信息与第一时间信息取得第三时间信息，其中第三时间信息是用以估测写入第二数据至读取第二数据所经过的时间。

在一范例实施例中，上述存储器管理电路根据第三时间信息取得可复写式非易失性存储器模块中的第二数据的操作包括：存储器管理电路根据第三时间信息决定至少一个第一电压的个数，并且根据第一电压读取第二数据。

在一范例实施例中，上述的存储器管理电路将第一个数输入一查找表，并且取得查找表的输出以作为第一时间信息。

基于上述，本发明范例实施例提出的时间估测方法、存储器存储装置与存储器控制电路单元，可以根据可复写式非易失性存储器模块本身的特性，来估测出时间信息。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附图式作详细说明如下。

附图说明

图1A是根据一范例实施例所示出的主机***与存储器存储装置；

图1B是根据一范例实施例所示出的电脑、输入/输出装置与存储器存储装置的示意图；

图1C是根据一范例实施例所示出的主机***与存储器存储装置的示意图；

图2是示出图1A所示的存储器存储装置的概要方块图；

图3是根据一范例实施例所示出一个NAND串的俯视图；

图4是根据一范例实施例所示出一个NAND串的等效电路图；

图5是根据一范例实施例所示出的NAND串的侧视图；

图6是根据一范例实施例示出一个实体抹除单元的示意图；

图7是根据一范例实施例所示出的储器控制电路单元的概要方块图；

图8是根据一范例实施例示出读取存储单元的电压时序图；

图9是根据一范例实施例示出读取电压与感测电流之间的关系曲线图；

图10A～图10C是根据一范例实施例示出多个第一存储单元的临界电压分布图；

图11是根据一范例实施例示出属于第一状态的第一存储单元的个数与时间信息所估测出的时间之间的关系曲线图；

图12是根据一范例实施例示出时间估测方法的流程图。

附图标记说明：

1000：主机***；

1100：电脑；

1102：微处理器；

1104：随机存取存储器（RAM）；

1106：输入/输出（I/O）装置；

1108：***总线；

1110：数据传输接口；

1202：滑鼠；

1204：键盘；

1206：显示器；

1208：打印机；

1212：随身碟；

1214：记忆卡；

1216：固态硬盘；

1310：数码相机；

1312：SD卡；

1314：MMC卡；

1316：记忆棒；

1318：CF卡；

1320：嵌入式存储装置；

100：存储器存储装置；

102：连接接口单元；

104：存储器控制电路单元；

106：可复写式非易失性存储器模块；

108（0）～108（R）：实体抹除单元；

300、302、304、306、320、322、601、606：晶体管；

320CG、300CG、302CG、304CG、306CG、322CG：控制栅极；

300FG、302FG、304FG、306FG：浮动栅极；

326、328：接触点；

340：基底；

330、332、334、336、338：多晶硅层；

360、ST0～STN：NAND串；

SGD、SGS：选择线；

WL0～WL3：字符线；

BL（0）～BL（N）：比特线；

602～605：存储单元；

610：源极线；

702：存储器管理电路；

704：主机接口；

706：存储器接口；

708：缓冲存储器；

710：电源管理电路；

712：错误检查与校正电路；

t1～t8：时间点；

I_FG：感测电流；

V_FG：临界电压；

1020、1030：曲线；

1040、1050、1060：区域；

V_read、V’_read：读取电压；

S1201～S1203：步骤。

具体实施方式

一般而言，存储器存储装置（也称，存储器存储***）包括可复写式非易失性存储器模块与控制器（也称，控制电路）。通常存储器存储装置是与主机***一起使用，以使主机***可将数据写入至存储器存储装置或从存储器存储装置中读取数据。

图1A是根据一范例实施例所示出的主机***与存储器存储装置。图1B是根据一范例实施例所示出的电脑、输入/输出装置与存储器存储装置的示意图。图1C是根据一范例实施例所示出的主机***与存储器存储装置的示意图。

请参照图1A，主机***1000一般包括电脑1100与输入/输出（input/output，I/O）装置1106。电脑1100包括微处理器1102、随机存取存储器（random access memory，RAM）1104、***总线1108与数据传输接口1110。输入/输出装置1106包括如图1B的滑鼠1202、键盘1204、显示器1206与打印机1208。必须了解的是，图1B所示的装置非限制输入/输出装置1106，输入/输出装置1106可还包括其他装置。

在本发明实施例中，存储器存储装置100是通过数据传输接口1110与主机***1000的其他元件电性连接。通过微处理器1102、随机存取存储器1104与输入/输出装置1106的运作可将数据写入至存储器存储装置100或从存储器存储装置100中读取数据。例如，存储器存储装置100可以是如图1B所示的随身碟1212、记忆卡1214或固态硬盘（Solid State Drive，SSD）1216等的可复写式非易失性存储器存储装置。

一般而言，主机***1000为可实质地与存储器存储装置100配合以存储数据的任意***。虽然在本范例实施例中，主机***1000是以电脑***来作说明，然而，在本发明另一范例实施例中主机***1000可以是数码相机、摄影机、通信装置、音频播放器或视频播放器等***。例如，在主机***为数码相机（摄影机）1310时，可复写式非易失性存储器存储装置则为其所使用的SD卡1312、MMC卡1314、记忆棒（memory stick）1316、CF卡1318或嵌入式存储装置1320（如图1C所示）。嵌入式存储装置1320包括嵌入式多媒体卡（Embedded MMC，eMMC）。值得一提的是，嵌入式多媒体卡是直接电性连接于主机***的基板上。

图2是示出图1A所示的存储器存储装置的概要方块图。

请参照图2，存储器存储装置100包括连接接口单元102、存储器控制电路单元104与可复写式非易失性存储器模块106。

在本范例实施例中，连接接口单元102是兼容于串行高级技术附件（SerialAdvanced Technology Attachment，SATA）标准。然而，必须了解的是，本发明不限于此，连接接口单元102也可以是符合并行高级技术附件（ParallelAdvanced Technology Attachment，PATA）标准、电气和电子工程师协会（Institute of Electrical and Electronic Engineers，IEEE）1394标准、高速***零件连接接口（Peripheral Component Interconnect Express，PCI Express）标准、通用序列总线（Universal Serial Bus，USB）标准、安全数字（Secure Digital，SD）接口标准、超高速一代（Ultra High Speed-I，UHS-I）接口标准、超高速二代（Ultra High Speed-II，UHS-II）接口标准、记忆棒（Memory Stick，MS）接口标准、多媒体存储卡（Multi Media Card，MMC）接口标准、崁入式多媒体存储卡（Embedded Multimedia Card，eMMC）接口标准、通用快闪存储器（Universal Flash Storage，UFS）接口标准、小型快闪（Compact Flash，CF）接口标准、集成式驱动电子接口（Integrated Device Electronics，IDE）标准或其他适合的标准。连接接口单元102可与存储器控制电路单元104封装在一个芯片中，或者连接接口单元102是布设在一包含存储器控制电路单元104的芯片外。

存储器控制电路单元104用以执行以硬件型式或固件型式实作的多个逻辑门或控制指令，并且根据主机***1000的指令在可复写式非易失性存储器模块106中进行数据的写入、读取与抹除等运作。

可复写式非易失性存储器模块106是电性连接至存储器控制电路单元104，并且用以存储主机***1000所写入的数据。可复写式非易失性存储器模块106具有实体抹除单元108（0）～108（R）。例如，实体抹除单元108（0）～108（R）可属于同一个存储器晶粒（die）或者属于不同的存储器晶粒。以NAND型快闪存储器为例，一个实体抹除单元会包括多个NAND串（NANDstring）。每一个NAND串会包括多个彼此串联的晶体管。图3是根据一范例实施例所示出一个NAND串的俯视图。图4是根据一范例实施例所示出一个NAND串的等效电路图。请参照图3与图4，NAND串360包括了晶体管320、300、302、304、306与322。从接触点326至接触点328之间的线路也可称为一条比特线。晶体管320上的控制栅极320CG是电性连接至选择线SGD；晶体管300上的控制栅极300CG是电性连接至字符线WL3；晶体管302上的控制栅极302CG是电性连接至字符线WL2；晶体管304上的控制栅极304CG是电性连接至字符线WL1；晶体管306上的控制栅极306CG是电性连接至字符线WL0；晶体管322上的控制栅极322CG是电性连接至选择线SGS。每一个晶体管300、302、304与306还包括一个电荷补捉层。电荷补捉层是用以存储电子或是空穴。在此范例实施例中，电荷捕捉层被称为浮动栅极（floating gate），其材料包括经参杂的多晶硅。然而，在另一范例实施例中，电荷捕捉层可包括一个氧化硅-氮化硅-氧化硅复合层，或是其他可用以存储电子或空穴的材料，本发明并不在此限。在图3的范例实施例中，晶体管300具有浮动栅极300FG；晶体管302具有浮动栅极302FG；晶体管304具有浮动栅极304FG；晶体管306具有浮动栅极306FG。在此，晶体管300、302、304与306也可被称为存储单元。

图5是根据一范例实施例所示出的NAND串的侧视图。请参照图3～图5，NAND串360是设置在基底340上。控制栅极300CG、302CG、304CG与306CG是分别设置在浮动栅极300FG、302FG、304FG与306FG上。控制栅极300CG、302CG、304CG、306CG与浮动栅极300FG、302FG、304FG、306FG之间设置了介电层。浮动栅极300FG、302FG、304FG、306FG与基底340之间则设置了氧化层。图5中邻近的晶体管会分享经参杂的多晶硅层330、332、334、336与338，并且一个多晶硅层会形成一个晶体管的源极或漏极。当要把数据写入（也称为编程）至晶体管300、302、304和306时，适当的电压会被施加在控制栅极320CG与322CG上，使得晶体管320与322会被导通；并且接触点326与接触点328之间会有一电流。一个写入电压会被施加在欲被编程的晶体管上的控制栅极，在此以控制栅极302CG为例，使得上述电流中的电子或是空穴会移动至浮动栅极302FG。当电子或是空穴被注入浮动栅极302FG以后，晶体管302的临界电压会改变，藉此可以等效地存储一或多个比特。值得注意的是，在其他的范例实施例中，NAND串360也可以包括更多的存储单元，本发明并不限制一个NAND串中存储单元的数目。此外，图3～图5只是一个范例，本发明并不限制可复写式非易失性存储器模块106中存储单元的结构或是电路的电性连接关系。例如，在一范例实施例中，多个存储单元是彼此推迭，藉此形成三维的快闪存储器。

图6是根据一范例实施例示出一个实体抹除单元的示意图。

请参照图6，以实体抹除单元108（0）为例，实体抹除单元108（0）包括了多个NAND串ST0～STN。NAND串ST0包括了晶体管601、606与存储单元602～605。NAND串ST0～STN与图4的NAND串360类似，在此不再赘述。实体抹除单元108（0）也包括了多条字符线WL0～WL3与多条比特线BL（0）～BL（N）。实体抹除单元108（0）中的每一个存储单元都会位于一条字符线与一条比特线上。同一条字符线上的多个存储单元会形成一或多个实体编程单元。具体来说，若每一个存储单元可存储x个比特，则同一条字符线上的多个存储单元至少会形成x个实体编程单元，其中x为正整数。若正整数x大于1，则同一条字符线上的x个实体编程单元还可被分类为下实体编程单元与上实体编程单元。然而，本发明并不限制正整数x的数值。一般来说，下实体编程单元的写入速度会大于上实体编程单元的写入速度。在此范例实施例中，实体编程单元为编程的最小单元。即，实体编程单元为写入数据的最小单元。例如，实体编程单元为实体页面或是实体扇（sector）。若实体编程单元为实体页面，则每一个实体编程单元通常包括数据比特区与冗余比特区。数据比特区包含多个实体扇，用以存储使用者的数据，而冗余比特区用以存储***的数据（例如，错误更正码）。在本范例实施例中，每一个数据比特区包含32个实体扇，且一个实体扇的大小为512字节（byte，B）。然而，在其他范例实施例中，数据比特区中也可包含8个、16个或数目更多或更少的实体扇，本发明并不限制实体扇的大小以及个数。

另一方面，NAND串ST0～STN都电性连接至源极线610。当实体抹除单元108（0）要被抹除时，一个抹除电压会被施加在实体抹除单元108（0）中的基底，使得实体抹除单元108（0）中所有的浮动栅极中的电子或是空穴都会离开所属的浮动栅极。在此范例实施例中，实体抹除单元为抹除之最小单位。也即，每一实体抹除单元含有最小数目之一并被抹除之存储单元。例如，实体抹除单元为实体块。

在本范例实施例中，可复写式非易失性存储器模块106为单阶存储单元（Single Level Cell，SLC）NAND型快闪存储器模块，即一个存储单元中可存储1个比特。然而，本发明不限于此，可复写式非易失性存储器模块106也可是多阶存储单元（Multi Level Cell，MLC）NAND型快闪存储器模块、复数阶存储单元（Trinary Level Cell，TLC）NAND型快闪存储器模块、其他快闪存储器模块或其他具有相同特性的存储器模块。

图7是根据一范例实施例所示出之存储器控制电路单元的概要方块图。

请参照图7，存储器控制器104包括存储器管理电路702、主机接口704与存储器接口706。

存储器管理电路702用以控制存储器控制器104的整体运作。具体来说，存储器管理电路702具有多个控制指令，并且在存储器存储装置100运作时，这些控制指令会被执行以进行数据的写入、读取与抹除等运作。

主机接口704是电性连接至存储器管理电路702并且用以接收与识别主机***1000所传送的指令与数据。也就是说，主机***1000所传送的指令与数据会通过主机接口704来传送至存储器管理电路702。在本范例实施例中，主机接口704是兼容于SATA标准。然而，必须了解的是本发明不限于此，主机接口704也可以是兼容于PATA标准、IEEE1394标准、PCI Express标准、USB标准、SD标准、UHS-I标准、UHS-II标准、MS标准、MMC标准、eMMC标准、UFS标准、CF标准、IDE标准或其他适合的数据传输标准。

存储器接口706是电性连接至存储器管理电路702并且用以存取可复写式非易失性存储器模块106。也就是说，欲写入至可复写式非易失性存储器模块106的数据会经由存储器接口706转换为可复写式非易失性存储器模块106所能接受的格式。

在本发明一范例实施例中，存储器控制器104还包括缓冲存储器708、电源管理电路710与错误检查与校正电路712。

缓冲存储器708是电性连接至存储器管理电路702并且用以暂存来自于主机***1000的数据与指令或来自于可复写式非易失性存储器模块106的数据。

电源管理电路710是电性连接至存储器管理电路702并且用以控制存储器存储装置100的电源。

错误检查与校正电路712是电性连接至存储器管理电路702并且用以执行错误检查与校正程序以确保数据的正确性。具体来说，当存储器管理电路702从主机***1000中接收到写入指令时，错误检查与校正电路712会为对应此写入指令的数据产生对应的错误更正码（Error Correcting Code，ECCCode），并且存储器管理电路702会将对应此写入指令的数据与对应的错误更正码写入至可复写式非易失性存储器模块106中。之后，当存储器管理电路702从可复写式非易失性存储器模块106中读取数据时会同时读取此数据对应的错误更正码，并且错误检查与校正电路712会依据此错误更正码对所读取的数据执行错误检查与校正程序。

图8是根据一范例实施例示出读取存储单元的电压时序图。

请参照图6与图8，在此假设存储器管理电路702传送了信号给可复写式非易失性存储器模块106，以读取存储单元605中的数据。可复写式非易失性存储器模块106会对应地改变选择线SGD、SGS、字符线WL0～WL3与比特线BL（0）～BL（N）上的电压电平，藉此检测存储单元605的状态。具体来说，在初始阶段，图8中所有的电压都为低电平。在时间点t1，选择线SGD上的电压电平会被拉起（raised）以导通晶体管601。在时间点t2，字符线WL1～WL3上的电压电平会被拉起以导通存储单元602～604，并且一个读取电压会被施加在字符线WL0上。在时间点t4，比特线BL（0）上的电压电平会被拉起至一个预充电电平（pre-charge level）。在时间点t6，选择线SGS上的电压电平会被拉起以导通晶体管606。反应在存储单元605上的读取电压，比特线BL（0）上会产生一个感测电流。根据此感测电流的大小，比特线BL（0）的电压电平可能会下降（drop）。具体来说，如果字符线WL0上的读取电压大于存储单元605的临界电压，则存储单元605会被导通且比特线BL（0）上的感测电流会使得比特线BL（0）上的电压电平下降。如果字符线WL0上的读取电压没有大于存储单元605的临界电压，则存储单元605会截止并且比特线BL（0）上的电压电平会维持不变。一般来说，比特线BL（0）可以电性连接至一个放大器，以检测比特线BL（0）上的电压电平。值得注意的是，图8只是一个范例，本发明并不限制选择线SGD、SGS、字符线WL0～3和比特线BL（0）～BL（N）上的电压电平被拉起的时间与顺序。

在图8的范例实施例中，比特线BL（0）上的电压电平可以用来判断存储单元605是导通或是截止，而可复写式非易失性存储器模块106会产生对应的验证比特。例如，验证比特“1”代表截止，而验证比特“0”代表导通。然而，值得注意的是，随着读取电压的增加，实际上存储单元605并不会忽然地从截止变为导通。因此，在另一范例实施例中验证比特不一定代表截止或是导通的状态。图9是根据一范例实施例示出读取电压与感测电流之间的关系曲线图。如图9所示，随着读取电压的增加，感测电流会逐渐的增加。因此，在一范例实施例中，可复写式非易失性存储器模块106可以在感测电流大于一个第一临界值时设定验证比特为“1”，若感测电流小于一个第二临界值时则设定验证比特为“0”。第一临界值与第二临界值可以相同或是不同，本发明并不在此限。或者，如图8所示，可复写式非易失性存储器模块106可以在比特线BL（0）上的电压电平下降超过一个临界值以后才设定验证比特为“1”。以另外一个角度来说，验证比特可以用来表示存储单元605的临界电压是否大于被施加的读取电压。例如，在图9中，若感测电流大于电流值I_FG，则表示读取电压大于临界电压V_FG且验证比特是“1”。然而，由于感测电流是逐渐的增加，因此依照不同的判断方法，临界电压V_FG的数值也会不相同。本发明并不限制存储单元中临界电压的判断方法。在此范例实施例中，验证比特可根据感测电流的大小、变化量、或是任意的电气特性来决定，或者是根据比特线上的电压电平来决定，但本发明并不限制决定的方法。

可复写式非易失性存储器模块106会把此验证比特传送给存储器管理电路702。存储器管理电路702会根据此验证比特判断存储单元605是属于第一状态或是第二状态。以下为方便说明起见，存储单元的第一状态与第二状态表示所施加的读取电压是否大于存储单元的临界电压。但应注意的是，随着验证比特有不同的决定方式，第一状态与第二状态可代表不同的意义，本发明并不限制第一状态与第二状态所代表的意义。换言之，存储单元是根据感测电流或者是根据比特线上的电压电平来被判断为第一状态或第二状态。另外，在其他范例实施例中，可复写式非易失性存储器模块106也可以传送其他的信号、字符、符号、或是数字给存储器管理电路702来代替上述的验证比特，本发明并不在此限。

图10A～图10C是根据一范例实施例示出多个第一存储单元的临界电压分布图。

请参照图10，存储器管理电路702会先将第一数据写入至多个第一存储单元，图10A是第一数据被写入至第一存储单元时的临界电压分布图，其中横轴是临界电压，而纵轴是存储单元个数。这些第一存储单元可以属于相同的实体抹除单元或是不同的实体抹除单元，本发明并不在此限。本发明也不限制第一存储单元的个数。在此范例实施例中，第一数据中所有的比特都相同。但在另一范例实施例中，第一数据也可以是随机数产生或用其他任意方式产生，本发明并不限制第一数据的内容。另外，第一数据可以在存储器存储装置100被格式化时被写入，或是在其他任意的时间点写入，本发明并不在此限。

在第一数据被写入时，第一存储单元的临界电压的分布如曲线1020。然而，随着时间的增加，虽然第一数据依然存储在第一存储单元中，但第一存储单元的临界电压会下降。临界电压与时间的关系，可以用以下方程式（1）来表示。

V_FG(t)=βt_ox/ln{(Aβ·t/t_oxC_T)+exp(βt_ox/V_FG(t=0))}…（1）

A与β为常数。t表示时间。t_ox表示存储单元中氧化层的厚度。V_FG（t=0）表示时间为0时的临界电压。V_FG（t）表示时间为t时的临界电压。C_T表示存储单元中氧化层的电容值。从方程式（1）可得知，随着时间t的增加，临界电压V_FG（t）会减少。举例来说，如图10B所示，在经过一段时间以后第一存储单元的临界电压的分布会是曲线1030。一般来说，相较于曲线1020，曲线1030会往左移或是变的更平坦。

在此范例实施例中，若存储器管理电路702要取得上述方程式（1）中的时间t，存储器管理电路702会根据读取电压V_read来读取这些第一存储单元，以判断每一个第一存储单元是属于第一状态或是第二状态。存储器管理电路702会计算属于第一状态的第一存储单元的个数（也称第一个数），并且根据此第一个数来取得可复写式非易失性存储器模块106的时间信息（也称第一时间信息）。在此范例实施例中，若第一存储单元属于第一状态，则表示第一存储单元的临界电压小于或等于读取电压V_read。若第一存储单元属于第二状态，表示第一存储单元的临界电压大于读取电压V_read。因此，第一个数表示在区域1040中第一存储单元的个数。第一时间信息（以下标记为时间信息t₁）是用以估测从第一数据被写入至这些第一存储单元（如图10A的时间点），到用读取电压V_read来读取第一存储单元经过了多少时间（如图10B的时间点）。因此，若第一个数越大，则用第一时间信息t₁所估测出来的时间会越大。举例来说，存储器管理电路702会根据曲线1020、第一个数与上述的方程式（1），来计算出时间t。存储器管理电路702可以用多个读取电压来扫描这些第一存储单元来取得曲线1020，或者是根据事先建立的假设或是模型来取得曲线1020，本发明并不在此限。在另一范例实施例中，第一个数与第一时间信息t₁之间的关系可以事先被计算且存储在一个查找表中。存储器管理电路702会将第一个数输入此查找表，并且取得此查找表的输出以作为时间信息t₁。例如，在建立查找表时，可以设定时间t的最大值是十年，并且用8个比特来量化这十年，即记录在查找表的时间信息是用8个比特来表示。因此将查找表输出的时间信息乘上某一常数便可以估测出上述的时间t。然而，本发明并不限制时间信息是用几个比特来表示，也不限制用何种方式来估测出时间t。

在另一范例实施例中，在将第一数据写入至第一存储单元时（如图10A的时间点），存储器管理电路702也会根据读取电压V’_read来读取这些第一存储单元，并且判断每一个第一存储单元是属于第一状态或是第二状态。存储器管理电路702会记录属于第一状态的第一存储单元的个数（也称第二个数）。例如，第二个数是区域1050中第一存储单元的个数。存储器管理电路702会根据此第二个数与上述的第一个数之间的差来取得时间信息t₁。此时间信息t₁是用以估测从图10A至图10B所经过的时间。若第一个数与第二个数之间的差越大，则所估测出来的时间会越大。相同地，存储器管理电路702也可以将第一个数与第二个数之间的差输入至一个查找表，并且取得此查找表的输出以作为时间信息t₁。换句话说，存储器管理电路702可以只根据第一个数便取得时间信息t₁，也可以根据第一个数与第二个数的差来取得时间信息t₁，本发明并不在此限。

如先前所述，本发明并不限制第一状态与第二状态的意义。在上述的范例实施例中，若第一存储单元属于第一状态，则表示第一存储单元的临界电压小于或等于读取电压V_read；若第一存储单元属于第二状态，表示第一存储单元的临界电压大于读取电压V_read。然而，在另一范例实施例中，若第一存储单元属于第一状态，则表示第一存储单元的临界电压大于读取电压V_read；若第一存储单元属于第二状态，表示第一存储单元的临界电压小于或等于读取电压V_read。相同地，存储器管理电路702会计算属于第一状态的第一存储单元的个数（也称为第一个数）。在此情况下，当第一个数越小，则第一时间信息t₁所估测出来的时间会越大。另一方面，在图10A～图10B的范例实施例中，读取电压V_read是在曲线1020、1030的左侧。然而，读取电压也可以在曲线1020、1030的右侧（例如，读取电压V’_read）。

在一范例实施例中，对于被写入至可复写式非易失性存储器模块106的一或多笔数据，存储器管理电路702可纪录对应的时间信息。具体来说，在图10B的时间点下，存储器管理电路702将一第二数据写入至可复写式非易失性存储器模块106中，此时存储器管理电路702会根据上述的方法取得时间信息t₁。因此，所取得的时间信息t₁是用以估测从写入第一数据（如图10A的时间点）到写入第二数据所经过的时间。在一范例实施例中，对于每一个被编程的实体编程单元，存储器管理电路702都可纪录对应的时间信息。然而，存储器管理电路702也可以纪录每一个实体扇或是实体抹除单元被编程的时间信息，本发明并不在此限。

上述纪录的时间信息可以用来决定如何读取存储在可复写式非易失性存储器模块106中的第二数据。举例来说，假设在第二数据被写入且经过一段时间以后，第一存储单元的临界电压分布如图10C，此时存储器管理电路702接收了来自主机***的读取指令，并且此读取指令指示读取第二数据所属的逻辑地址。在收到此读取指令以后，存储器管理电路702会根据读取电压V_read重新读取第一存储单元，以判断这些第一存储单元是属于第一状态或是第二状态。存储器管理电路702会计算属于第一状态的第一存储单元的个数（也称第三个数），并且根据此第三个数来取得一第二时间信息（以下标记为时间信息t₂）。例如，第三个数是区域1060中第一存储单元的个数，而时间信息t₂是用以估测从写入第一数据（如图10A的时间点）到重新读取第一存储单元（如图10C的时间点）所经过的时间。存储器管理电路702会根据时间信息t₂与时间信息t₁取得一个第三时间信息。例如，存储器管理电路702会将时间信息t₂减去时间信息t₁以取得第三时间信息。因此，此第三时间信息是用以估测从写入第二数据至读取第二数据所经过的时间（即，第二数据存储在可复写式非易失性存储器模块106所经过的时间）。若第二数据存储在可复写式非易失性存储器模块106所经过的时间越长，则第二数据发生错误的机率越大。因此，存储器管理电路702会根据第三时间信息来取得可复写式非易失性存储器模块106中的第二数据。例如，在第二数据被写入时经过了一个错误更正码的编码程序。存储器管理电路702会根据第三时间信息来取得至少一个第一电压，并且根据第一电压来读取第二数据。若第三时间信息所估测出的时间越大（即，第二数据发生错误的机率越大或包括更多的错误比特），则需要更多信息来加强更正错误的能力。因此，在一范例实施例中，若第三时间信息所估测出的时间越大，则所需的第一电压个数越多，藉此可以取得更多验证比特（也称为软比特信息）。这些验证比特可以用来执行一个错误更正码，例如是低密度奇偶校验码（low density parity code，LDPC）。一般来说，若第一电压的个数越多，则低密度奇偶校验码的更正能力会越好。若使用的是低密度奇偶校验码，在另一范例实施例中，第三时间信息也可以用来决定是用硬比特模式（hard bit mode）或是软比特模式（soft bitmode）来解码。

在上述的范例实施例中，是通过第一存储单元的状态来推测出第二数据存储在可复写式非易失性存储器模块106所经过的时间。然而，在另一范例实施例中，也可以通过第二数据本身所存储的存储单元的状态来估测出时间。举例来说，在图10B的时间点，第二数据是被写入至多个第二存储单元，并且存储器管理电路702会根据一个读取电压来读取第二存储单元并记录属于第一状态的第二存储单元的个数。在图10C的时间点，存储器管理电路702会再根据读取电压来读取第二存储单元以取得此时属于第一状态的第二存储单元的个数。根据这两个个数，存储器管理电路702可以取得从第二数据被写入至读取第二数据所经过的时间。

值得一提的是，在一些情况下，上述方程式（1）所计算出的时间t可能会有误差。例如，若可复写式非易失性存储器模块106位在相对高温的环境中，则所计算出的时间t会较大。然而，在此范例实施例中，由于第一数据与第二数据存储在相同的可复写式非易失性存储器模块106中，因此用上述方法所取得的时间信息可以准确地判断第二数据发生错误的机率。

在图10A～图10C的范例实施例中，存储器管理电路702会使用相同的读取电压V_read来读取第一存储单元以取得相对应的时间信息。然而，在另一范例实施例中，存储器管理电路702在不同的时间点，可以用不同的读取电压来读取第一存储单元。例如，在用不同的读取电压来读取第一存储单元以后，存储器管理电路702会根据所使用的读取电压、上述的方程式（1）与图10A中的曲线1020来取得时间信息，本发明并不在此限。

图11是根据一范例实施例示出属于第一状态的第一存储单元的个数与时间信息所估测出的时间之间的关系曲线图。

请参照图10A与图11，在一范例实施例中，存储器管理电路702会设定读取电压V_read位于曲线1020的一边缘区域，使得随着时间经过，属于第一状态的第一存储单元的个数与时间信息所估测出的时间近似于正比（如图11所示）。具体来说，存储器管理电路702可根据上述的方程式（1）与图10A中曲线1020所代表的函数取得一复合函数（composition function）。存储器管理电路702会对此复合函数取临界电压的积分再取时间的二次微分，并对微分后的结果取最小值以取得读取电压V_read。例如，存储器管理电路702可根据以下方程式（2）与（3）计算出读取电压V_read。其中DF（V_th）为曲线1020所代表的函数，γ为常数。

$\underset{V_{\mathrm{read}}}{\min }\left(\frac{d^2\left({\∫}_{-\∞}^{V_{\mathrm{read}}}\mathrm{DF}(\mathrm{Vth}+\mathrm{\Δth}\left(t\right))\mathrm{dVth}\right)}{{\mathrm{dt}}^2}\right)...\left(2\right)$

$\mathrm{\ΔVth}\left(t\right)=\frac{V_{\mathrm{FG}}\left(t\right)-V_{\mathrm{FG}}\left(0\right)}{\mathrm{\γ}}...\left(3\right)$

图12是根据一范例实施例示出时间估测方法的流程图。

请参照图12，在步骤S1201中，将第一数据写入至多个第一存储单元。在步骤S1202中，根据一读取电压来读取第一存储单元，以判断每一个第一存储单元是属于第一状态或是第二状态。在步骤S1203中，计算属于第一状态的第一存储单元的个数，并根据此个数取得可复写式非易失性存储器模块的时间信息。然而，图12中各步骤已详细说明如上，在此便不再赘述。值得注意的是，图12中各步骤可以实作为多个程序码或是电路，本发明并不在此限。此外，图12的方法可以搭配以上实施例使用，也可以单独使用，本发明并不在此限。

综上所述，本发明范例实施例提出的时间估测方法、存储器存储装置与存储器控制电路单元，可以用第一存储单元属于第一状态的个数来取得时间信息，而不用配置时钟与额外的电源。另外，由于是用可复写式非易失性存储器模块本身的特性来取得时间信息，因此所估测出的时间较为准确。

最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (21)

1.一种时间估测方法，用于一可复写式非易失性存储器模块，其特征在于，该可复写式非易失性存储器模块包括多个存储单元，包括：

将一第一数据写入至该些存储单元中的多个第一存储单元；

根据一读取电压来读取该些第一存储单元，以判断每一该些第一存储单元是属于一第一状态或是一第二状态；以及

计算属于该第一状态的该些第一存储单元的一第一个数，并根据该第一个数取得该可复写式非易失性存储器模块的一第一时间信息。

2.根据权利要求1所述的时间估测方法，其特征在于，将该第一数据写入至该些第一存储单元的步骤包括：

根据该读取电压读取该些第一存储单元，以判断每一该些第一存储单元是属于该第一状态或是该第二状态；以及

记录属于该第一状态的该些第一存储单元的一第二个数，

其中，根据该第一个数取得该第一时间信息的步骤包括：

根据该第一个数与该第二个数之间的差取得该第一时间信息，其中该第一时间信息是用以估测写入该第一数据至读取该些第一存储单元所经过的时间。

3.根据权利要求1所述的时间估测方法，其特征在于，还包括：

将一第二数据写入至该可复写式非易失性存储器模块；以及

记录该第一时间信息，其中该第一时间信息是用以估测写入该第一数据至写入该第二数据所经过的时间。

4.根据权利要求3所述的时间估测方法，其特征在于，还包括：

接收来自一主机***的一读取指令，其中该读取指令指示读取该第二数据；

根据该读取电压重新读取该些第一存储单元，以判断该些第一存储单元是属于该第一状态或是该第二状态，计算属于该第一状态的该些第一存储单元的一第三个数，并且根据该第三个数取得该可复写式非易失性存储器模块的一第二时间信息，其中该第二时间信息是用以估测写入该第一数据至重新读取该些第一存储单元所经过的时间；

根据该第二时间信息与该第一时间信息取得一第三时间信息，其中该第三时间信息是用以估测写入该第二数据至读取该第二数据所经过的时间。

5.根据权利要求4所述的时间估测方法，其特征在于，还包括：

根据该第三时间信息决定至少一第一电压的个数，并且根据该至少一第一电压读取该第二数据。

6.根据权利要求1所述的时间估测方法，其特征在于，每一该些第一存储单元位于一比特线上，并且每一该些比特线反应在该读取电压产生一感测电流，该时间估测方法还包括：

根据每一该些比特线所产生的该感测电流或每一该些比特线上的电压电平，判断每一该些第一存储单元是属于该第一状态或是该第二状态。

7.根据权利要求1所述的时间估测方法，其特征在于，根据该第一个数取得该第一时间信息的步骤包括：

将该第一个数输入一查找表，并且取得该查找表的一输出以作为该第一时间信息。

8.一种存储器存储装置，其特征在于，包括：

一连接接口单元，用以电性连接至一主机***；

一可复写式非易失性存储器模块，包括多个存储单元；以及

一存储器控制电路单元，电性连接至该连接接口单元与该可复写式非易失性存储器模块，用以将一第一数据写入至该些存储单元中的多个第一存储单元，并且根据一读取电压来读取该些第一存储单元，以判断每一该些第一存储单元是属于一第一状态或是一第二状态，

其中，该存储器控制电路单元用以计算属于该第一状态的该些第一存储单元的一第一个数，并根据该第一个数取得该可复写式非易失性存储器模块的一第一时间信息。

9.根据权利要求8所述的存储器存储装置，其特征在于，该记忆体存储器控制电路单元将该第一数据写入至该些第一存储单元的操作还包括：

该存储器控制电路单元根据该读取电压读取该些第一存储单元，以判断每一该些第一存储单元是属于该第一状态或是该第二状态，并且记录属于该第一状态的该些第一存储单元的一第二个数，

其中，该存储器控制电路单元根据该第一个数取得该第一时间信息的操作包括：

该存储器控制电路单元根据该第一个数与该第二个数之间的差取得该第一时间信息，其中该第一时间信息是用以估测写入该第一数据至读取该些第一存储单元所经过的时间。

10.根据权利要求8所述的存储器存储装置，其特征在于，该存储器控制电路单元还用以将一第二数据写入至该可复写式非易失性存储器模块，并且记录该第一时间信息，其中该第一时间信息是用以估测写入该第一数据至写入该第二数据所经过的时间。

11.根据权利要求10所述的存储器存储装置，其特征在于，该存储器控制电路单元还用以接收来自该主机***的一读取指令，其中该读取指令指示读取该第二数据，

其中，该存储器控制电路单元还以根据该读取电压重新读取该些第一存储单元，以判断该些第一存储单元是属于该第一状态或是该第二状态，计算属于该第一状态的该些第一存储单元的一第三个数，并且根据该第三个数取得该可复写式非易失性存储器模块的一第二时间信息，其中该第二时间信息是用以估测写入该第一数据至重新读取该些第一存储单元所经过的时间，

其中，该存储器控制电路单元还用以根据该第二时间信息与该第一时间信息取得一第三时间信息，其中该第三时间信息是用以估测写入该第二数据至读取该第二数据所经过的时间。

12.根据权利要求11所述的存储器存储装置，其特征在于，该存储器控制电路单元还用以根据该第三时间信息决定至少一第一电压的个数，并且根据该至少一第一电压读取该第二数据。

13.根据权利要求8所述的存储器存储装置，其特征在于，每一该些第一存储单元位于一比特线上，并且每一比特线反应于该读取电压产生一感测电流，

其中，每一该些存储单元是根据每一比特线所产生的该感测电流或每一比特线上的电压电平被判断属于该第一状态或是该第二状态。

14.根据权利要求8所述的存储器存储装置，其特征在于，该存储器控制电路单元根据该第一个数取得该第一时间信息，包括：

该存储器控制电路单元将该第一个数输入一查找表，并且取得该查找表的一输出以作为该第一时间信息。

15.一种存储器控制电路单元，用于一可复写式非易失性存储器模块，其特征在于，该可复写式非易失性存储器模块包括多个存储单元，该存储器控制电路单元包括：

一主机接口，用以电性连接至一主机***；

一存储器接口，用以电性连接至该可复写式非易失性存储器模块；以及

一存储器管理电路，电性连接至该主机接口与该存储器接口，用以将一第一数据写入至该些存储单元中的多个第一存储单元，并且根据一读取电压来读取该些第一存储单元，以判断每一该些第一存储单元是属于一第一状态或是一第二状态，

其中，该存储器管理电路用以计算属于该第一状态的该些第一存储单元的一第一个数，并根据该第一个数取得该可复写式非易失性存储器模块的一第一时间信息。

16.根据权利要求15所述的存储器控制电路单元，其特征在于，该存储器管理电路将该第一数据写入至该些第一存储单元，包括：

该存储器管理电路根据该读取电压读取该些第一存储单元，以判断每一该些第一存储单元是属于该第一状态或是该第二状态，并且记录属于该第一状态的该些第一存储单元的一第二个数，

其中，该存储器管理电路根据该第一个数取得该第一时间信息的操作包括：

该存储器管理电路根据该第一个数与该第二个数之间的差取得该第一时间信息，其中该第一时间信息是用以估测写入该第一数据至读取该些第一存储单元所经过的时间。

17.根据权利要求15所述的存储器控制电路单元，其特征在于，该存储器管理电路还用以将一第二数据写入至该可复写式非易失性存储器模块，并且记录该第一时间信息，其中该第一时间信息是用以估测写入该第一数据至写入该第二数据所经过的时间。

18.根据权利要求17所述的存储器控制电路单元，其特征在于，该存储器管理电路还用以接收来自该主机***的一读取指令，其中该读取指令指示读取该第二数据，

其中，该存储器管理电路还用以根据该读取电压重新读取该些第一存储单元，以判断该些第一存储单元是属于该第一状态或是该第二状态，计算属于该第一状态的该些第一存储单元的一第三个数，并且根据该第三个数取得该可复写式非易失性存储器模块的一第二时间信息，其中该第二时间信息是用以估测写入该第一数据至重新读取该些第一存储单元所经过的时间，

其中，该存储器管理电路还用以根据该第二时间信息与该第一时间信息取得一第三时间信息，其中该第三时间信息是用以估测写入该第二数据至读取该第二数据所经过的时间。

19.根据权利要求18所述的存储器控制电路单元，其特征在于，该存储器管理电路还用以根据该第三时间信息决定至少一第一电压的个数，并且根据该至少一第一电压读取该第二数据。

20.根据权利要求15所述的存储器控制电路单元，其特征在于，每一该些第一存储单元位于一比特线上，并且每一比特线反应于该读取电压产生一感测电流，

其中，每一该些存储单元是根据每一比特线所产生的该感测电流或每一比特上的电压电平被判断属于该第一状态或是该第二状态。

21.根据权利要求15所述的存储器控制电路单元，其特征在于，该存储器管理电路根据该第一个数取得该第一时间信息的操作包括：

该存储器管理电路将该第一个数输入一查找表，并且取得该查找表的一输出以作为该第一时间信息。