CN104659086B - 功率半导体器件及其制造方法 - Google Patents

Abstract

本发明公开了一种功率半导体器件，漂移区由超级结漂移区和单一漂移区组合而成，使得本发明器件能够实现超级结器件和单一漂移区器件的并联，超级结漂移区由多个交替排列的N型薄层和P型薄层组成的，单一漂移区由N型掺杂的第一N型层组成；利用超级结漂移区能够优化器件的比导通电阻从而能得到低比导通电阻；利用单一漂移区的在器件关断过程中反向恢复特性较软的特性，能使器件在关断过程中的反向恢复特性***、提高器件的反向恢复特性和耐冲击能力、减少恢复电流冲击。本发明公开了一种功率半导体器件的制造方法。

Description

功率半导体器件及其制造方法

技术领域

本发明涉及半导体集成电路制造领域，特别是涉及一种功率半导体器件；本发明还涉及一种功率半导体器件的制造方法。

背景技术

超级结MOSFET采用新的耐压层结构，利用一系列的交替排列的P型半导体薄层和N型半导体薄层来在截止状态下在较低电压下就将所述P型半导体薄层和N型半导体薄层耗尽，实现电荷相互补偿，从而使P型半导体薄层和N型半导体薄层在高掺杂浓度下能实现高的击穿电压，从而同时获得低导通电阻和高击穿电压，打破传统功率MOSFET理论极限。在美国专利US5216275中，以上的交替排列的P型半导体薄层和N型半导体薄层是与N+衬底相连的；在美国专利US6630698B1中，中间的P型半导体薄层和N型半导体薄层与N+衬底可以有大于0的间隔。

现有技术中，P型半导体薄层和N型半导体薄层的形成一种是通过外延成长然后进行光刻和注入，多次反复该过程得到需要的厚度的P型半导体薄层和N型半导体薄层，这种工艺在600V以上的MOSFET中，一般需要重复5次以上，生产成本和生产周期长。另一种是通过一次生长一种类型的需要厚度的外延之后，进行沟槽的刻蚀，之后在沟槽中填入相反类型的硅；这种方法虽然难度大，但具有简化工艺流程，提高稳定性的效果；采用沟槽结构之后，由于P/N薄层即交替排列的P型半导体薄层和N型半导体薄层中P型半导体薄层和N型半导体薄层在纵方向上的掺杂浓度易于控制，而且没有多次外延工艺造成的薄层中P型半导体薄层和N型半导体薄层或其中之一的掺杂浓度在纵向上发生变化从而带来附加的纵向电场，保证了器件能获得好的漏电特性和高的击穿电压。

在超级结工艺中，由于采用了交替的P/N薄层，功率半导体器件的体内二极管即P型半导体薄层和N型半导体薄层之间形成的二极管在较低的反偏电压下例如50伏Vds就会把P型半导体薄层和N型半导体薄层完全耗尽掉，这使得该二极管具有很硬的反向恢复特性，这一硬的反向恢复特性造成器件的恢复电流急剧变化，反向恢复中波动剧烈，引起电路中的大地电磁噪音（EMI NOISE）,对电路中别的器件的工作带来影响，在这点上，功率半导体器件不如常规的MOSFET器件，常规的MOSFET器件的漂移区不具有P/N薄层结构、而是整个漂移区都是N-掺杂，因为常规的MOSFET器件N-漂移区的耗尽是一直随着电压(Vds)的增加而扩展，反向恢复特性较软。

在工艺选择上，多次外延成长和光刻、注入工艺有复杂、制造周期长和成本高的问题，沟槽填充工艺中，需要在沟槽工艺之前在高浓度掺杂的衬底上淀积厚度达数十微米的外延层，也增加了工艺的成本。

发明内容

本发明所要解决的技术问题是提供一种功率半导体器件，能使制造成本最小化，同时还能优化器件的比导通电阻以及器件在关断过程中的反向恢复的软度系数（SOFTNESS）。为此，本发明还提供一种功率半导体器件的制造方法。

为解决上述技术问题，本发明提供的功率半导体器件形成于N型硅衬底上，所述功率半导体器件的中间区域为电流流动区，终端保护结构环绕于所述电流流动区的外周；所述电流流动区中的漂移区包括超级结漂移区和单一漂移区，所述超级结漂移区由多个交替排列的N型薄层和P型薄层组成的，所述单一漂移区由N型掺杂的第一N型层组成；在所述漂移区的顶部形成有P阱。

在所述硅衬底上形成有多个沟槽，所述超级结漂移区中的各相邻所述沟槽之间为硅衬底薄层，各所述N型薄层由通过对所述硅衬底薄层的侧面进行掺杂组成、或者各所述N型薄层由所述硅衬底薄层加上形成于所述硅衬底薄层两侧的第一N型硅外延层组成；各所述P型薄层由填充于所述沟槽中的第二P型硅外延层组成。

所述N型薄层的电阻率在横向上是变化的且包括第一高电阻率部分和第一低电阻率部分，所述第一低电阻率部分为所述硅衬底薄层的两侧进行过的侧面掺杂的部分、或者所述第一低电阻率部分为形成于所述硅衬底薄层两侧的所述第一N型硅外延层；所述第一高电阻率部分由位于所述第一低电阻率部分中间的所述硅衬底薄层组成；所述第一低电阻率部分和邻近的所述P型薄层相接触；由所述第一低电阻率部分和其邻近的所述P型薄层实现电荷平衡。

所述第一N型层的宽度大于所述N型薄层的宽度，且所述第一N型层的宽度由两相邻的沟槽定义，所述第一N型层包括第二高电阻率部分和第二低电阻率部分，所述第二高电阻率部分为所述第一N型层的中间部分，所述第二低电阻率部分位于所述第二高电阻率部分的两侧且和形成于所述第一N型层两侧的所述沟槽中的所述P型薄层相接触，所述第二低电阻率部分的工艺条件和所述第一低电阻率部分相同。

所述第一N型层和其邻近的所述P型薄层的电荷不平衡，所述第一N型层和其邻近的所述P型薄层之间连接反偏电压的条件下、所述第二低电阻率部分能被邻近的所述P型薄层完全横向耗尽，所述第二高电阻率部分不能被所述P型薄层完全横向耗尽，所述第二高电阻率部分的未被所述P型薄层横向耗尽的部分和所述P阱之间形成纵向耗尽的PN结；在反偏电压增加时，所述P阱对所述第二高电阻率部分的纵向耗尽的深度增加。

进一步的改进是，所述功率半导体器件为MOSFET器件，在所述漂移区底部形成有由背面离子注入区组成的N型区，所述N型区的底部和背面金属形成欧姆接触。

进一步的改进是，所述功率半导体器件为MOSFET器件，在所述漂移区底部形成有由背面离子注入区组成N型缓冲区和N型区，所述N型缓冲区的顶部和所述漂移区底部接触、所述N型区的顶部和所述N型缓冲区的底部接触、所述N型区的底部和背面金属形成欧姆接触；所述N型区的掺杂浓度大于所述N型缓冲区的掺杂浓度。

进一步的改进是，所述功率半导体器件为IGBT器件，在所述漂移区底部形成有由背面离子注入区组成N型区和P型区，所述N型区的顶部和所述漂移区底部接触、所述P型区的顶部和所述N型区的底部接触、所述P型区的底部和背面金属形成欧姆接触。

进一步的改进是，所述功率半导体器件为沟槽栅MOSFET器件，或者所述功率半导体器件为平面栅MOSFET器件。

进一步的改进是，所述功率半导体器件为沟槽栅IGBT器件，或者所述功率半导体器件为平面栅IGBT器件。

进一步的改进是，所述N型区的厚度为0.5微米～5微米。

进一步的改进是，所述单一漂移区包括一个以上所述第一N型层，各所述第一N型层分布于所述电流流动区的不同区域，各所述第一N型层的区域位置分别由各所述第一N型层两侧的所述沟槽定义，各所述第一N型层的区域位置处形成有一个以上的所述功率半导体器件的单元结构。

进一步的改进是，各所述第一N型层的区域位置和所述终端保护结构的区域不邻接。

进一步的改进是，各所述第一N型层的区域位置和所述功率半导体器件的栅金属电极图形的区域不邻接。

为解决上述技术问题，本发明提供的功率半导体器件的制造方法中的所述功率半导体器件为MOSFET器件，包括如下步骤：

步骤一、在N型掺杂的所述硅衬底表面依次淀积第一二氧化硅层和第二氮化硅层；利用光刻刻蚀工艺依次对所述第二氮化硅层和所述第一二氧化硅层形成沟槽图形掩模。

步骤二、以所述沟槽图形掩模为掩模对所述硅衬底进行刻蚀形成多个所述沟槽；由所述沟槽定义出所述超级结漂移区和所述单一漂移区的形成区域。

步骤三、进行正面淀积在所述沟槽的底面和侧面形成所述第一N型硅外延层；由所述第一N型硅外延层分别形成所述第一低电阻率部分和所述第二低电阻率部分。

步骤四、进行正面淀积在所述沟槽的中形成所述第二P型硅外延层，所述第二P型硅外延层和所述第一N型硅外延层接触并将所述沟槽完全填满；将所述沟槽顶部表面的硅和氧化硅都去除。

步骤五、形成所述MOSFET器件的栅极结构，所述栅极结构包括栅介质层和多晶硅栅；形成所述P阱；进行N+离子注入形成源区；在形成了所述源区的所述硅衬底正面形成层间膜；采用光刻刻蚀工艺形成接触孔，所述接触孔穿过所述层间膜并和所述源区或所述多晶硅栅接触；进行P+离子注入形成P阱引出区，所述P阱引出区位于和所述源区相接触的所述接触孔底部，所述P阱引出区和所述P阱相接触；淀积正面金属并对所述正面金属进行光刻刻蚀分别形成源极和栅极。

步骤六、从背面对所述硅衬底进行减薄。

步骤七、进行背面N型离子注入在所述漂移区底部形成N型区。

步骤八、对所述N型区的离子进行激活。

步骤九、进行背面金属化形成漏极，所述N型区的底部和背面金属形成欧姆接触。

为解决上述技术问题，本发明提供的功率半导体器件的制造方法中的所述功率半导体器件为MOSFET器件，包括如下步骤：

步骤一、在N型掺杂的所述硅衬底上形成所述P阱。

步骤二、在所述硅衬底表面依次淀积第一二氧化硅层和第二氮化硅层；利用光刻刻蚀工艺依次对所述第二氮化硅层和所述第一二氧化硅层形成沟槽图形掩模。

步骤三、以所述沟槽图形掩模为掩模对所述硅衬底进行刻蚀形成多个所述沟槽；由所述沟槽定义出所述超级结漂移区和所述单一漂移区的形成区域。

步骤四、进行正面淀积在所述沟槽的底面和侧面形成所述第一N型硅外延层；由所述第一N型硅外延层分别形成所述第一低电阻率部分和所述第二低电阻率部分。

步骤五、进行正面淀积在所述沟槽的中形成所述第二P型硅外延层，所述第二P型硅外延层和所述第一N型硅外延层接触并将所述沟槽完全填满；将所述沟槽顶部表面的硅和氧化硅都去除。

步骤六、形成所述MOSFET器件的栅极结构，所述栅极结构包括栅介质层和多晶硅栅；进行N+离子注入形成源区；在形成了所述源区的所述硅衬底正面形成层间膜；采用光刻刻蚀工艺形成接触孔，所述接触孔穿过所述层间膜并和所述源区或所述多晶硅栅接触；进行P+离子注入形成P阱引出区，所述P阱引出区位于和所述源区相接触的所述接触孔底部，所述P阱引出区和所述P阱相接触；淀积正面金属并对所述正面金属进行光刻刻蚀分别形成源极和栅极。

步骤七、从背面对所述硅衬底进行减薄。

步骤八、进行背面N型离子注入在所述漂移区底部形成N型区。

步骤九、对所述N型区的离子进行激活。

步骤十、进行背面金属化形成漏极，所述N型区的底部和背面金属形成欧姆接触。

为解决上述技术问题，本发明提供的功率半导体器件的制造方法中的所述功率半导体器件为MOSFET器件，包括如下步骤：

步骤一、在N型掺杂的所述硅衬底表面依次淀积第一二氧化硅层和第二氮化硅层；利用光刻刻蚀工艺依次对所述第二氮化硅层和所述第一二氧化硅层形成沟槽图形掩模。

步骤二、以所述沟槽图形掩模为掩模对所述硅衬底进行刻蚀形成多个所述沟槽；由所述沟槽定义出所述超级结漂移区和所述单一漂移区的形成区域。

步骤三、进行磷扩散对所述沟槽的底面和侧面的所述硅衬底进行掺杂并分别所述第一低电阻率部分和所述第二低电阻率部分。

步骤四、进行正面淀积在所述沟槽的中形成所述第二P型硅外延层，所述第二P型硅外延层将所述沟槽完全填满；将所述沟槽顶部表面的硅和氧化硅都去除。

步骤五、形成所述MOSFET器件的栅极结构，所述栅极结构包括栅介质层和多晶硅栅；形成所述P阱；进行N+离子注入形成源区；在形成了所述源区的所述硅衬底正面形成层间膜；采用光刻刻蚀工艺形成接触孔，所述接触孔穿过所述层间膜并和所述源区或所述多晶硅栅接触；进行P+离子注入形成P阱引出区，所述P阱引出区位于和所述源区相接触的所述接触孔底部，所述P阱引出区和所述P阱相接触；淀积正面金属并对所述正面金属进行光刻刻蚀分别形成源极和栅极。

步骤六、从背面对所述硅衬底进行减薄。

步骤七、进行背面N型离子注入在所述漂移区底部形成N型区。

步骤八、对所述N型区的离子进行激活。

步骤九、进行背面金属化形成漏极，所述N型区的底部和背面金属形成欧姆接触。

为解决上述技术问题，本发明提供的功率半导体器件的制造方法中的所述功率半导体器件为MOSFET器件，包括如下步骤：

步骤一、在N型掺杂的所述硅衬底上形成所述P阱。

步骤二、在所述硅衬底表面依次淀积第一二氧化硅层和第二氮化硅层；利用光刻刻蚀工艺依次对所述第二氮化硅层和所述第一二氧化硅层形成沟槽图形掩模。

步骤三、以所述沟槽图形掩模为掩模对所述硅衬底进行刻蚀形成多个所述沟槽；由所述沟槽定义出所述超级结漂移区和所述单一漂移区的形成区域。

步骤四、进行磷扩散对所述沟槽的底面和侧面的所述硅衬底进行掺杂并分别所述第一低电阻率部分和所述第二低电阻率部分。

步骤五、进行正面淀积在所述沟槽的中形成所述第二P型硅外延层，所述第二P型硅外延层将所述沟槽完全填满；将所述沟槽顶部表面的硅和氧化硅都去除。

步骤六、形成所述MOSFET器件的栅极结构，所述栅极结构包括栅介质层和多晶硅栅；进行N+离子注入形成源区；在形成了所述源区的所述硅衬底正面形成层间膜；采用光刻刻蚀工艺形成接触孔，所述接触孔穿过所述层间膜并和所述源区或所述多晶硅栅接触；进行P+离子注入形成P阱引出区，所述P阱引出区位于和所述源区相接触的所述接触孔底部，所述P阱引出区和所述P阱相接触；淀积正面金属并对所述正面金属进行光刻刻蚀分别形成源极和栅极。

步骤七、从背面对所述硅衬底进行减薄。

步骤八、进行背面N型离子注入在所述漂移区底部形成N型区。

步骤九、对所述N型区的离子进行激活。

步骤十、进行背面金属化形成漏极，所述N型区的底部和背面金属形成欧姆接触。

为解决上述技术问题，本发明提供的功率半导体器件的制造方法中的所述功率半导体器件为IGBT器件，包括如下步骤：

步骤一、在N型掺杂的所述硅衬底表面依次淀积第一二氧化硅层和第二氮化硅层；利用光刻刻蚀工艺依次对所述第二氮化硅层和所述第一二氧化硅层形成沟槽图形掩模。

步骤二、以所述沟槽图形掩模为掩模对所述硅衬底进行刻蚀形成多个所述沟槽；由所述沟槽定义出所述超级结漂移区和所述单一漂移区的形成区域。

步骤三、进行正面淀积在所述沟槽的底面和侧面形成所述第一N型硅外延层；由所述第一N型硅外延层分别形成所述第一低电阻率部分和所述第二低电阻率部分。

步骤四、进行正面淀积在所述沟槽的中形成所述第二P型硅外延层，所述第二P型硅外延层和所述第一N型硅外延层接触并将所述沟槽完全填满；将所述沟槽顶部表面的硅和氧化硅都去除。

步骤五、形成所述IGBT器件的栅极结构，所述栅极结构包括栅介质层和多晶硅栅；形成所述P阱；进行N+离子注入形成源区；在形成了所述源区的所述硅衬底正面形成层间膜；采用光刻刻蚀工艺形成接触孔，所述接触孔穿过所述层间膜并和所述源区或所述多晶硅栅接触；进行P+离子注入形成P阱引出区，所述P阱引出区位于和所述源区相接触的所述接触孔底部，所述P阱引出区和所述P阱相接触；淀积正面金属并对所述正面金属进行光刻刻蚀分别形成源极和栅极。

步骤六、从背面对所述硅衬底进行减薄。

步骤七、进行背面N型离子注入在所述漂移区底部形成N型区；进行背面P型离子注入在所述N型区底部形成P型区。

步骤八、对所述N型区和所述P型区的离子进行激活。

步骤九、进行背面金属化形成漏极，所述P型区的底部和背面金属形成欧姆接触。

为解决上述技术问题，本发明提供的功率半导体器件的制造方法中的所述功率半导体器件为IGBT器件，包括如下步骤：

步骤一、在N型掺杂的所述硅衬底上形成所述P阱。

步骤二、在所述硅衬底表面依次淀积第一二氧化硅层和第二氮化硅层；利用光刻刻蚀工艺依次对所述第二氮化硅层和所述第一二氧化硅层形成沟槽图形掩模。

步骤三、以所述沟槽图形掩模为掩模对所述硅衬底进行刻蚀形成多个所述沟槽；由所述沟槽定义出所述超级结漂移区和所述单一漂移区的形成区域。

步骤四、进行正面淀积在所述沟槽的底面和侧面形成所述第一N型硅外延层；由所述第一N型硅外延层分别形成所述第一低电阻率部分和所述第二低电阻率部分。

步骤五、进行正面淀积在所述沟槽的中形成所述第二P型硅外延层，所述第二P型硅外延层和所述第一N型硅外延层接触并将所述沟槽完全填满；将所述沟槽顶部表面的硅和氧化硅都去除。

步骤六、形成所述IGBT器件的栅极结构，所述栅极结构包括栅介质层和多晶硅栅；进行N+离子注入形成源区；在形成了所述源区的所述硅衬底正面形成层间膜；采用光刻刻蚀工艺形成接触孔，所述接触孔穿过所述层间膜并和所述源区或所述多晶硅栅接触；进行P+离子注入形成P阱引出区，所述P阱引出区位于和所述源区相接触的所述接触孔底部，所述P阱引出区和所述P阱相接触；淀积正面金属并对所述正面金属进行光刻刻蚀分别形成源极和栅极。

步骤七、从背面对所述硅衬底进行减薄。

步骤八、进行背面N型离子注入在所述漂移区底部形成N型区；进行背面P型离子注入在所述N型区底部形成P型区。

步骤九、对所述N型区和所述P型区的离子进行激活。

步骤十、进行背面金属化形成漏极，所述P型区的底部和背面金属形成欧姆接触。

为解决上述技术问题，本发明提供的功率半导体器件的制造方法中的所述功率半导体器件为IGBT器件，包括如下步骤：

步骤一、在N型掺杂的所述硅衬底表面依次淀积第一二氧化硅层和第二氮化硅层；利用光刻刻蚀工艺依次对所述第二氮化硅层和所述第一二氧化硅层形成沟槽图形掩模。

步骤二、以所述沟槽图形掩模为掩模对所述硅衬底进行刻蚀形成多个所述沟槽；由所述沟槽定义出所述超级结漂移区和所述单一漂移区的形成区域。

步骤三、进行磷扩散对所述沟槽的底面和侧面的所述硅衬底进行掺杂并分别所述第一低电阻率部分和所述第二低电阻率部分。

步骤四、进行正面淀积在所述沟槽的中形成所述第二P型硅外延层，所述第二P型硅外延层将所述沟槽完全填满；将所述沟槽顶部表面的硅和氧化硅都去除。

步骤五、形成所述IGBT器件的栅极结构，所述栅极结构包括栅介质层和多晶硅栅；形成所述P阱；进行N+离子注入形成源区；在形成了所述源区的所述硅衬底正面形成层间膜；采用光刻刻蚀工艺形成接触孔，所述接触孔穿过所述层间膜并和所述源区或所述多晶硅栅接触；进行P+离子注入形成P阱引出区，所述P阱引出区位于和所述源区相接触的所述接触孔底部，所述P阱引出区和所述P阱相接触；淀积正面金属并对所述正面金属进行光刻刻蚀分别形成源极和栅极。

步骤六、从背面对所述硅衬底进行减薄。

步骤七、进行背面N型离子注入在所述漂移区底部形成N型区；进行背面P型离子注入在所述N型区底部形成P型区。

步骤八、对所述N型区和所述P型区的离子进行激活。

步骤九、进行背面金属化形成漏极，所述P型区的底部和背面金属形成欧姆接触。

为解决上述技术问题，本发明提供的功率半导体器件的制造方法中的所述功率半导体器件为IGBT器件，包括如下步骤：

步骤一、在N型掺杂的所述硅衬底上形成所述P阱。

步骤二、在所述硅衬底表面依次淀积第一二氧化硅层和第二氮化硅层；利用光刻刻蚀工艺依次对所述第二氮化硅层和所述第一二氧化硅层形成沟槽图形掩模。

步骤三、以所述沟槽图形掩模为掩模对所述硅衬底进行刻蚀形成多个所述沟槽；由所述沟槽定义出所述超级结漂移区和所述单一漂移区的形成区域。

步骤四、进行磷扩散对所述沟槽的底面和侧面的所述硅衬底进行掺杂并分别所述第一低电阻率部分和所述第二低电阻率部分。

步骤五、进行正面淀积在所述沟槽的中形成所述第二P型硅外延层，所述第二P型硅外延层将所述沟槽完全填满；将所述沟槽顶部表面的硅和氧化硅都去除。

步骤六、形成所述IGBT器件的栅极结构，所述栅极结构包括栅介质层和多晶硅栅；进行N+离子注入形成源区；在形成了所述源区的所述硅衬底正面形成层间膜；采用光刻刻蚀工艺形成接触孔，所述接触孔穿过所述层间膜并和所述源区或所述多晶硅栅接触；进行P+离子注入形成P阱引出区，所述P阱引出区位于和所述源区相接触的所述接触孔底部，所述P阱引出区和所述P阱相接触；淀积正面金属并对所述正面金属进行光刻刻蚀分别形成源极和栅极。

步骤七、从背面对所述硅衬底进行减薄。

步骤八、进行背面N型离子注入在所述漂移区底部形成N型区；进行背面P型离子注入在所述N型区底部形成P型区。

步骤九、对所述N型区和所述P型区的离子进行激活。

步骤十、进行背面金属化形成漏极，所述P型区的底部和背面金属形成欧姆接触。

本发明具有如下有益效果：

1、本发明器件的漂移区设置为由超级结漂移区和单一漂移区组合式结构，使得本发明器件能够实现超级结器件和单一漂移区器件的并联，利用超级结漂移区能够优化器件的比导通电阻从而能得到低比导通电阻；利用单一漂移区的在器件关断过程中反向恢复特性较软的特性，能使器件在关断过程中的反向恢复特性***、提高器件的反向恢复特性和耐冲击能力、减少恢复电流冲击。所以本发明能更好的优化低比导通电阻和器件在关断过程中的SOFTNESS，能够实现比导通电阻和耐电流冲击的最佳平衡。

2、本发明功率半导体器件的P/N薄层的沟槽直接形成在硅衬底上，在硅衬底上并不需要形成外延层，所以本发明能使器件的制造成本的最小化。

3、本发明功率半导体器件通过采用更薄的硅衬底片，同时在P/N薄层的底部形成很薄的N型区，能降低器件的比导通电阻并降低器件热阻，提高可靠性。

4、本发明N型薄层的低电阻率部分能够采用在硅衬底中进行扩散掺杂形成，能够完全或部分替代由N型外延层组成N型薄层的低电阻率部分，从而能进一步的减少工艺难度，降低工艺成本。

附图说明

下面结合附图和具体实施方式对本发明作进一步详细的说明：

图1是现有功率半导体器件俯视图一；

图2是现有功率半导体器件俯视图二；

图3是本发明实施例一功率半导体器件的电流流动区的俯视图；

图4A是本发明实施例一功率半导体器件沿图3的E1F1线的剖面图；

图4B是本发明实施例一功率半导体器件沿图3的E2F2线的剖面图；

图5A-图8是本发明实施例一功率半导体器件的制造方法各步骤中的器件剖面图；

图9A是本发明实施例二功率半导体器件沿图3的E1F1线的剖面图；

图9B是本发明实施例二功率半导体器件沿图3的E2F2线的剖面图；

图10是本发明实施例三功率半导体器件的电流流动区的俯视图；

图11是本发明实施例三功率半导体器件沿图10的E2F2线的剖面图；

图12是本发明实施例四功率半导体器件沿图10的E2F2线的剖面图；

图13-图15是本发明实施例五功率半导体器件的制造方法各步骤中的器件剖面图；

图16是本发明实施例一功率半导体器件的N型区的杂质浓度的纵向分布图；

图17是本发明实施例七功率半导体器件的P/N薄层底部到硅衬底背面的杂质浓度的纵向分布图；

图18是反向恢复曲线的原理图；

图19是本发明实施例一功率半导体器件的反向恢复曲线。

具体实施方式

如图1所示，是现有功率半导体器件的俯视图一。在俯视图上，本发明实施例可以分为1区、2区和3区。1区为功率半导体器件的中间区域为电流流动区，所述电流流动区包含交替排列的P型区域25和N型区域，所述P型区域25也即形成于所述电流流动区中的P型薄层、所述N型区域也即形成于所述电流流动区中的N型薄层；在所述电流流动区电流会通过N型区域由源极经过沟道到达漏极，而所述P型区域25是在反向截止状态下与所述N型区域形成耗尽区一起承受电压。2区和3区为所述功率半导体器件的终端保护结构区域，在器件导通时所述终端保护结构不提供电流，在反偏状态用于承担从1区外周单元即外周P型区域25的表面到器件最外端表面衬底的电压该电压为横向电压和从1区外周单元表面到衬底的电压该电压为纵向电压。2区中有至少一个P型环24，图1中为一个P型环24，该P型环24一般与1区的P型背栅即P阱连接在一起；2区中有具有一定倾斜角的场板介质膜，在2区中还具有用于减缓表面电场急剧变化的多晶场板片和金属场板，以及P型柱23；2区中也可以不设置所述金属场板。3区是由P型柱23与由N型硅外延层组成的N型柱交替形成的电压承担区，其上有介质膜，所述P型柱23也即形成于所述终端保护结构中的P型薄层、所述N型柱也即形成于所述终端保护结构中的N型薄层；3区中有金属场板，3区中也可以不设置所述金属场板；3区中可以有P型环24也可以没有，有P型环24时该处的P型环是不与电流流动区的P型背栅连接相连的（悬浮的）；在3区的最外端有沟道截止环21，所述沟道截止环21由N+注入区或N+注入区再加形成于其上的介质或介质加上金属构成；在所述P型柱23在四个角处可以有附加的小P型柱22，用以更好的实现电荷平衡。由图1可以看出，所述电流流动区的单元结构即所述P型区域25和N型区域都为条形结构；所述终端保护结构环绕于所述电流流动区的外周且所述P型环24、所述P型柱23和所述沟道截止环21都呈四方形的环状结构，也可以呈四方形的四角有圆弧的环状结构。

如图2所示，是现有功率半导体器件的俯视图二，和如图1所示的结构不同之处在于，在所述电流流动区的单元结构即所述P型区域25和N型区域都为四方形结构，即由四方形的所述P型区域25和N型区域在二维方向上整齐排列组成所述电流流动区的单元阵列。所述P型区域25和N型区域也能为六边形、八边形和其它形状，所述P型区域25和N型区域的排列方式也能在X，和Y方向进行一定的错位；只要保证整个排列是按一定的规则，进行重复出现就可以。

图1和图2中四角的附加的小P型柱22，可按照局域电荷平衡最佳化的要求来设计，如果所述P型柱23的宽度为a，所述P型柱23和所述P型柱23之间的距离也为a，那么所述小P型柱22能采用边长为0.3～0.5a的方型P型孔。

现有MOSFET器件中，在电流流动区的N型薄层上方都形成有MOSFET器件单元，电流流动区的N型薄层、P型薄层和MOSFET器件单元完全重复，例如对一个击穿电压为600V即BVds-600V的器件为例：器件的N+硅衬底是均匀的，电阻率为0.001－0.003欧姆·厘米，在N+衬底上淀积厚度为45微米，电阻率为1欧姆·厘米～5欧姆·厘米的均匀掺杂的N型外延硅层或沿纵向杂质浓度变化的N型外延硅层；之后形成沟槽，在沟槽中填充P型外延硅层，P型外延硅层可以是沿纵向均匀掺杂的，也可以是沿纵向变化掺杂的，这样沟槽刻蚀后留下N型薄层和外延填充的P型薄层就构成了功率半导体器件的交替的P-N薄层将P型薄层和N型薄层；在电流流动区中，除了接近器件终端的区域，可能因为终端设计和工艺造成一些不同外，所有的器件单元是一致的，在横向上，P-N薄层的结构是完全重复的。

如图3所示，是本发明实施例一功率半导体器件的电流流动区的俯视图；如图4A所示，是本发明实施例一功率半导体器件沿图3的E1F1线的剖面图；如图4B所示，是本发明实施例一功率半导体器件沿图3的E2F2线的剖面图。本发明实施例一功率半导体器件为MOSFET器件，形成于N型硅衬底1上，所述功率半导体器件的中间区域为电流流动区，终端保护结构环绕于所述电流流动区的外周；所述电流流动区中的漂移区包括超级结漂移区和单一漂移区，所述超级结漂移区由多个交替排列的N型薄层和P型薄层4组成的，所述单一漂移区由N型掺杂的第一N型层组成；在所述漂移区的顶部形成有P阱7。从图3可以看出，所述P型薄层4对应于B0B1、B2B3、B4B5、B6B7等之间的薄层，所述N型薄层对应于B1B2、B3B4、B5B6、B7B8等之间的薄层，可以看出所述P型薄层4和所述N型薄层都为条形结构且交替排列。所述单一漂移区的第一N型层位于方框g1g2g3g4中，本发明实施例一中，所述单一漂移区被所述超级结漂移区包围。

所述硅衬底1采用较高电阻率的N型掺杂衬底。

在所述硅衬底1上形成有多个沟槽，所述超级结漂移区中的各相邻所述沟槽之间为硅衬底薄层，各所述N型薄层由所述硅衬底薄层加上形成于所述硅衬底薄层两侧的第一N型硅外延层组成；各所述P型薄层4由填充于所述沟槽中的第二P型硅外延层组成。

所述N型薄层的电阻率在横向上是变化的且包括第一高电阻率部分3和第一低电阻率部分3a，所述第一低电阻率部分3a为形成于所述硅衬底薄层两侧的所述第一N型硅外延层3a；所述第一高电阻率部分3由位于所述第一低电阻率部分3a中间的所述硅衬底薄层组成；所述第一低电阻率部分3a和邻近的所述P型薄层4相接触；由所述第一低电阻率部分3a和其邻近的所述P型薄层实现电荷平衡。

所述第一N型层的宽度大于所述N型薄层的宽度，且所述第一N型层的宽度由两相邻的沟槽定义，所述第一N型层包括第二高电阻率部分3b和第二低电阻率部分3a，所述第二高电阻率部分3b为所述第一N型层的中间部分，所述第二低电阻率部分3a位于所述第二高电阻率部分3b的两侧且和形成于所述第一N型层两侧的所述沟槽中的所述P型薄层4相接触，所述第二低电阻率部分3a的工艺条件和所述第一低电阻率部分3a相同，也即所述第二低电阻率部分3a也是由在沟槽的侧壁上形成的所述第一N型硅外延层3a组成。

所述第一N型层和其邻近的所述P型薄层4的电荷不平衡，所述第一N型层和其邻近的所述P型薄层4之间连接反偏电压的条件下、所述第二低电阻率部分3a能被邻近的所述P型薄层4完全横向耗尽，所述第二高电阻率部分3b不能被所述P型薄层4完全横向耗尽，所述第二高电阻率部分3b的未被所述P型薄层4横向耗尽的部分和所述P阱7之间形成纵向耗尽的PN结；在反偏电压增加时，所述P阱7对所述第二高电阻率部分3b的纵向耗尽的深度增加。即位于所述单一漂移区的所述MOSFET器件单元都为垂直双扩散金属氧化物半导体场效应晶体管（VDMOS）结构；位于所述超级结漂移区的所述MOSFET器件单元都为超级结MOSFET器件。

在所述漂移区底部形成有由背面离子注入区组成的N型区2，所述N型区2的底部和背面金属13形成欧姆接触。

本发明实施例一MOSFET器件为沟槽栅MOSFET器件，在所述超级结漂移区的各所述N型薄层顶部都形成有一个MOSFET器件单元；在所述单一漂移区的顶部都形成有一个以上的MOSFET器件单元，图4B中示意出了在所述单一漂移区的顶部都形成有2个的MOSFET器件单元。所述MOSFET器件单元结构包括：

在各所述N型薄层或所述第一N型层的顶部形成有穿过P阱7的栅沟槽，在所述栅沟槽的底部表面和侧面形成有栅介质层5、在栅介质层5表面形成有填充所述栅沟槽的多晶硅栅6，所述栅介质层5为栅氧化层。被所述多晶硅栅6所覆盖的所述P阱7侧面用于形成纵向沟道。在所述栅沟槽的两侧的所述P阱7顶部都形成有由N+区组成的源区8。

在所述硅衬底1正面形成有层间膜10；接触孔11穿过所述层间膜10并和所述源区8或所述多晶硅栅6接触；在所述源区8顶部的所述接触孔11底部形成有由P+区组成的P阱引出区9，所述P阱引出区9和所述P阱7相接触。

在所述硅衬底1正面形成有正面金属12，所述正面金属12分别引出源极和栅极。在所述硅衬底1背面形成有背面金属13，所述背面金属13分别引出漏极。

本发明实施例一的进一步的改进有：所述沟槽深度为40微米～50微米，所述沟槽的宽度为6微米，所述超级结漂移区中各相邻的所述沟槽之间的间距为1微米，所述单一漂移区两侧的所述沟槽之间的间距为8微米，即图3的g1g2之间的间距、其它地方都为1微米。所述第一N型硅外延层3a的厚度为1.5微米，所述P型薄层4的厚度为3微米，在每一个宽度为6微米的所述沟槽中，由两个所述第一N型硅外延层3a和一个所述P型薄层4完全填充，所述P型薄层4是由两个宽度为1.5微米的所述第二P型硅外延层在所述沟槽中间接合后形成。

所述硅衬底1的电阻率为20欧姆·厘米～40欧姆·厘米。所述第一N型硅外延层3a的电阻率为1欧姆·厘米，杂质浓度为5e15cm^-3，所述P型薄层4的的电阻率为2.78欧姆·厘米，杂质浓度为5e15cm^-3。

本发明实施例一中，所述超级结漂移区中的所述第一N型硅外延层3a的杂质也会扩散进入所述第一高电阻率部分3中，这样可以减少所述第一高电阻率部分3的电阻，从而能进一步的减低器件的比导通电阻；从所述第一N型硅外延层3a中扩散的杂质能够遍布所述第一高电阻率部分3中，使所述第一高电阻率部分3的整个横向区域的电阻率都较低；或者，从所述第一N型硅外延层3a中扩散的杂质未遍布所述第一高电阻率部分3的全部区域中，所述第一高电阻率部分3的中间区域还保持较高的电阻率，如该较高的电阻率为等于所述硅衬底1的电阻率，或大于所述硅衬底1的电阻率的十分之一，或大于所述第一N型硅外延层3a的电阻率的10倍。在器件导通时，由所述N型薄层提供器件的电流流动区，在器件被处于截止状态时，所述第一低电阻率部分3a和所述第一高电阻率部分3中的N型杂质都被所述P型薄层4中的杂质耗尽掉，或至少，所述第一低电阻率部分3a中的N型杂质都被所述P型薄层4中的杂质耗尽掉，每一沟槽所对应的2个所述第一低电阻率部分3a中的N型杂质之和所述P型薄层4中的杂质之和的差异的绝对值不能大于其中任意一个和的10%。在本发明实施例一中，在所述第一N型硅外延层3a的外延成长时，在沟槽底部形成一个厚度为T1的N型层，特别是在所述P型薄层4的下面的部分，在器件截止时可以不被P型杂质所耗尽，这样可以改善器件的关断特性。

在图3中的沿E2F2的方向，电流流动区中包括了本发明实施例一的所述单一漂移区，所述单一漂移区的所述第一N型层是由一个较宽的N型薄层即g1g2间的硅加两侧所述第一N型硅外延层3a组成，所述第一N型层中沟槽刻蚀完成后的硅的横向尺寸即所述第二高电阻率部分3b的横向尺寸也即g1g2之间的距离大于其周围的单元在刻蚀后留下的硅即所述第一高电阻率部分3的横向尺寸如C1D1之间的距离。其中所述第二高电阻率部分3b周围的所述第一N型硅外延层3a即所述第二低电阻率部分3a中的N型杂质可以为横向的P型薄层4中的杂质所耗尽，但所述第二高电阻率部分3b中的N型杂质一定有部分不可以为横向的P型薄层4中P型杂质所耗尽，即在所述第二高电阻率部分3b区域，总有部分高阻区没有被耗尽掉，该没有被耗尽掉部分与其上的所述MOSFET的单元结构构成常规的VDMOS。

本发明实施例一中，在截止时所述第二高电阻率部分3b中没有被填入的P型薄层4耗尽的部分，与器件的P阱7形成一个P-N结，随着器件Vds的增加，所述第二高电阻率部分3b中的耗尽区逐渐扩大，这不同与所述超级结漂移区中的所述第一低电阻率部分3a与P型薄层4在较低电压如50V之下就完全耗尽掉，由于所述第二高电阻率部分3b区的这一特性，改善了器件的反向恢复特性和开关特性，提高了器件的耐电流冲击能力（承受更高的di/dt）。

本发明实施例一中，所述N型区2由一次高剂量的离子注入形成，所述N型区2能够和背面金属13形成欧姆接触。所述N型区2的注入杂质为砷，注入能量为5KEV～100KEV，注入剂量在E15CM^-2的量级水平，与背面进行形成低接触电阻。所述N型区2的杂质需要激活，如激光退火，炉管退火，或激光退火和炉管退火的组合激活；所述N型区2的厚度为0.5微米～5微米，该厚度是通过控制所述硅衬底1的背面减薄的厚度得到，图4A中的双箭头线EDC中，边界E、D分别为所述N型区2的背面和上面边界、边界C处于所述N型薄层中。

本发明实施例一中，也能在所述N型区2和所述漂移区底部之间加入一个N型缓冲区，所述N型缓冲区的顶部和所述漂移区底部接触、所述N型区的顶部和所述N型缓冲区的底部接触、所述N型区2的底部和背面金属形成欧姆接触；所述N型区2的掺杂浓度大于所述N型缓冲区的掺杂浓度。这样需要采用两次注入形成，一个为形成所述N型缓冲区的高能注入，注入能量1MEV～5MEV,注入剂量在E12CM^-2～E13CM^-2的量级，注入杂质为磷，所述N型缓冲区能改善器件的击穿电压和开关性能；一个为形成所述N型区2的能量较低的注入，注入杂质为砷，注入能量为5KEV～100KEV，注入剂量在E15CM^-2的量级水平，与背面进行形成低接触电阻。如图16所示，是本发明实施例一功率半导体器件的N型区的杂质浓度的纵向分布图。

如图18所示，是反向恢复曲线的原理图；图中ta是在器件在关断过程中电流从0增大到最大反向电流的时间，该时间段中的di/dt主要由外部电路的参数决定，tb是恢复过程中从最大反向电流减小到电流为0的时间，该时间段的di/dt主要由体内二极管的特性决定，软度系数为S=tb/ta,低的软度系数的（或硬的恢复特性）器件会导致恢复过程中很高的di/dt,造成器件高的电压过冲，器件失效、***的电磁干扰超标等问题。图19所示，是本发明实施例一的功率半导体器件的反向恢复曲线，还包括了两条对比曲线，其中曲线17为本发明一的功率半导体器件的体二极管的反向恢复曲线，曲线18是不包含本发明实施例中单一漂移区的现有超级结器件的体二极管的反向恢复特性，曲线19是采用常规单一漂移区结构的MOSFET器件的体二极管的反向恢复特性，可以看出本发明实施例一的器件的反向恢复的软度系数比常规单一漂移区结构的MOSFET器件的软度系数大，对现有的超级结器件的体二极管的反向恢复特性进行了改善，但低于采用常规单一漂移区结构的MOSFET器件的反向恢复特性。由上可知，本发明实施例一在超级结P-N薄层作为漂移区的同时，由于并联了常规高电阻率的单一漂移区，器件的恢复特性变得软了，同时提高了承受di/dt的能力。

如图5A至图7所示，是本发明实施例一功率半导体器件的制造方法各步骤中的器件剖面图；本发明实施例一功率半导体器件的制造方法用于制备如图4A和图4B所示的本发明实施例一功率半导体器件，包括如下步骤：

步骤一、如图5A所示，是本步骤中沿图3的E1F1线的结构剖面图；如图5B所示，是本步骤中沿图3的E2F2线的结构剖面图；在N型掺杂的所述硅衬底1表面依次淀积第一二氧化硅层31和第二氮化硅层32；利用光刻刻蚀工艺依次对所述第二氮化硅层32和所述第一二氧化硅层31形成沟槽图形掩模。

步骤二、如图5A所示，是本步骤中沿图3的E1F1线的结构剖面图；如图5B所示，是本步骤中沿图3的E2F2线的结构剖面图；以所述沟槽图形掩模为掩模对所述硅衬底1进行刻蚀形成多个所述沟槽；由所述沟槽定义出所述超级结漂移区和所述单一漂移区的形成区域。

步骤三、如图6A所示，是本步骤中沿图3的E1F1线的结构剖面图；如图6B所示，是本步骤中沿图3的E2F2线的结构剖面图；进行正面淀积在所述沟槽的底面和侧面形成所述第一N型硅外延层3a；由所述第一N型硅外延层3a分别形成所述第一低电阻率部分3a和所述第二低电阻率部分3a。

步骤四、如图6A所示，是本步骤中沿图3的E1F1线的结构剖面图；如图6B所示，是本步骤中沿图3的E2F2线的结构剖面图；进行正面淀积在所述沟槽的中形成所述第二P型硅外延层4，所述第二P型硅外延层4和所述第一N型硅外延层3a接触并将所述沟槽完全填满；将所述沟槽顶部表面的硅和氧化硅都去除。

步骤五、如图7所示，是本步骤中沿图3的E1F1线的结构剖面图；沿图3的E2F2线的结构剖面图省略。

形成所述MOSFET器件的栅极结构，所述栅极结构包括栅介质层和多晶硅栅。所述栅极结构的形成步骤包括：采用光刻刻蚀工艺在所述超级结漂移区的所述N型薄层的顶部和所述单一漂移区的顶部形成栅沟槽；依次淀积栅介质层5和多晶硅栅6，较佳为，所述栅介质层5为栅氧化层。所述栅介质层5覆盖在所述栅沟槽的底部表面和侧面以及外部，所述多晶硅栅6形成于所述栅介质层5表面并将所述栅沟槽完全填充，去除所述栅沟槽外部的所述栅介质层5和所述多晶硅栅6，由填充于所述栅沟槽内部的所述栅介质层5和所述多晶硅栅6组成所述超级结沟槽栅MOSFET器件的栅极结构。

在所述漂移区的顶部形成所述P阱7；所述栅沟槽的深度大于所述P阱7的深度，所述多晶硅栅6从侧面覆盖所述P阱7、且被所述多晶硅栅6所覆盖的所述P阱7侧面用于形成纵向沟道。

进行N+离子注入形成源区8；在所述栅沟槽的两侧的所述P阱7顶部都形成有由N+区组成的源区8。

在形成了所述源区8的所述硅衬底1正面形成层间膜10；采用光刻刻蚀工艺形成接触孔11，所述接触孔11穿过所述层间膜10并和所述源区8或所述多晶硅栅6接触；进行P+离子注入形成P阱引出区9，所述P阱引出区9位于和所述源区8相接触的所述接触孔11底部，所述P阱引出区9和所述P阱7相接触。

淀积正面金属12并对所述正面金属12进行光刻刻蚀分别形成源极和栅极；

步骤六、如图8所示，从背面对所述硅衬底1进行减薄。

步骤七、如图8所示，进行背面N型离子注入在所述漂移区底部形成N型区2；所述N型区2的注入杂质为砷，注入能量为5KEV～100KEV，注入剂量在E15CM^-2的量级水平，与背面进行形成低接触电阻。

当在所述漂移区和所述N型区2之间还形成有N型缓冲区时，需要采用两次注入形成，一个为形成所述N型缓冲区的高能注入，注入能量1MEV～5MEV,注入剂量在E12CM^-2～E13CM^-2的量级，注入杂质为磷，所述N型缓冲区能改善器件的击穿电压和开关性能；一个为形成所述N型区2的能量较低的注入，注入杂质为砷，注入能量为5KEV～100KEV，注入剂量在E15CM^-2的量级水平，与背面进行形成低接触电阻。

步骤八、如图8所示，对所述N型区2或所述N型缓冲区的离子进行激活，采用一次激光退火或者一次炉管退火，或一次激光退火和一次炉管退火的组合激活。

步骤九、如图4A和图4B所示，进行背面金属化形成漏极13，所述N型区2的底部和背面金属即漏极13形成欧姆接触。

本发明实施例二制造方法用于制备如图4A和图4B所示的本发明实施例一功率半导体器件，本发明实施例二方法和本发明实施例一方法的区别之处在于：将本发明实施例一方法中的步骤五中的形成所述P阱7的工艺放置在步骤一的淀积第一二氧化硅层31和第二氮化硅层32工艺之前，后续步骤的编号分别加一；这样能减少因为所述P阱7形成过程中的推阱工艺需要的热过程对P-N薄层中杂质扩散的影响，改善器件的比导通电阻。

如图9A所示，是本发明实施例二功率半导体器件沿图3的E1F1线的剖面图；如图9B所示，是本发明实施例二功率半导体器件沿图3的E2F2线的剖面图；本发明实施例二功率半导体器件和本发明实施例一功率半导体器件的区别之处在于：本发明实施例二功率半导体器件为平面栅MOSFET器件，即将本发明实施例一的沟槽栅极结构变换为平面栅极结构即得到本发明实施例二功率半导体器件，所述P阱9为间隔结构，在所述超级结漂移区中，所述P阱9位于各所述P型薄层4的顶部并延伸到所述P型薄层4两侧的所述N型薄层中；在所述单一漂移区中，所述P阱9位于部分所述高电阻率部分3b的顶部；各所述MOSFET单元结构的平面栅极结构由依次形成于所述硅衬底1表面的栅介质层6和多晶硅栅6组成，所述平面栅极结构从顶部对所述P阱9进行覆盖且被所述平面栅极结构所覆盖的所述P阱9的表面部分用于形成沟道，源区8和所述平面栅极结构自对准。

将本发明实施例一方法中的步骤五中的形成所述MOSFET器件的栅极结构中沟槽栅极结构更改为形成平面栅极结构，则可以得到本发明实施例二功率半导体器件；将本发明实施例二方法中的步骤六中的形成所述MOSFET器件的栅极结构中沟槽栅极结构更改为形成平面栅极结构，则可以得到本发明实施例二功率半导体器件。

如图10所示，是本发明实施例三功率半导体器件的电流流动区的俯视图；如图11所述是本发明实施例三功率半导体器件沿图10的E2F2线的剖面图；本发明实施例三功率半导体器件和本发明实施例一功率半导体器件的区别之处在于：本发明实施例三器件的单一漂移区的宽度比本发明实施例一器件的单一漂移区的宽度大，如图10所示可知，所述单一漂移区的宽度的最大值能够和所述超级结漂移区的宽度相同，即所述单一漂移区的最大宽度由所述超级结漂移区的最外侧的两个沟槽之间的间距决定，所述单一漂移区的宽度越大、所述单一漂移区中所并联的MOSFET器件的单元结构越多。

如图12所述是本发明实施例四功率半导体器件沿图10的E2F2线的剖面图；本发明实施例四功率半导体器件和本发明实施例三功率半导体器件的区别之处在于：本发明实施例四功率半导体器件为平面栅MOSFET器件，本发明实施例四功率半导体器件的平面栅极结构和本发明实施例二功率半导体器件的平面栅极结构相同。

本发明实施例五功率半导体器件和本发明实施例一功率半导体器件的区别之处在于：本发明实施例五器件中在所述沟槽两侧并没有形成所述第一N型硅外延层，各所述N型薄层由通过对所述硅衬底薄层的侧面进行掺杂组成，所述沟槽由所述第二P型硅外延层4完全填充并组成所述P型薄层4。所述N型薄层的所述第一低电阻率部分3a为所述硅衬底薄层的两侧进行过的侧面掺杂的部分。所述第一N型层的所述第二低电阻率部分3a的工艺条件和所述第一低电阻率部分3a相同，也是由所述硅衬底薄层的两侧进行过的侧面掺杂的部分组成。本发明实施例五中沟槽的宽度和间距的设置也和本发明实施例一不同，在本发明实施例五中由：所述沟槽深度为40微米～50微米，所述沟槽的宽度为3微米，所述超级结漂移区中各相邻的所述沟槽之间的间距为4微米，所述超级结漂移区中各相邻的所述沟槽之间的间距对应于图3中的B1B2、B3B4、B5B6或B7B8之间的间距；所述单一漂移区两侧的所述沟槽之间的间距为10微米，所述单一漂移区两侧的所述沟槽之间的间距对应于图3中的b3b6之间的间距、其它地方都为4微米。所述第一低电阻率部分3a的厚度为1.5微米，所述P型薄层4的厚度为3微米，在每一个宽度为3微米的所述沟槽中，由一个所述P型薄层4完全填充，所述P型薄层4是由两个宽度为1.5微米的所述第二P型硅外延层在所述沟槽中间接合后形成。

如图13至图15所示，是本发明实施例三制造方法各步骤中的器件剖面图；本发明实施例三制造方法用于制造本发明实施例五功率半导体器件，本发明实施例三方法和本发明实施例一方法的区别之处在于：

本发明实施例三方法的步骤二所形成的沟槽的宽度、间距按照本发明实施例五功率半导体器件的要求进行；即所述沟槽的宽度为3微米，所述超级结漂移区中各相邻的所述沟槽之间的间距为4微米，所述超级结漂移区中各相邻的所述沟槽之间的间距对应于图3中的B1B2、B3B4、B5B6或B7B8之间的间距；所述单一漂移区两侧的所述沟槽之间的间距为10微米，所述单一漂移区两侧的所述沟槽之间的间距对应于图3中的b3b6之间的间距、其它地方都为4微米。

本发明实施例三方法的步骤三中是进行磷扩散对所述沟槽的底面和侧面的所述硅衬底1进行掺杂并分别所述第一低电阻率部分3a和所述第二低电阻率部分3a，在所述沟槽的当边侧壁上磷扩散的深度约为1.5微米，所以所述第一低电阻率部分3a和所述第二低电阻率部分3a的宽度也都分别为1.5微米。

本发明实施例三方法的其它步骤和本发明实施例一方法相同。

本发明实施例六功率半导体器件和本发明实施例五功率半导体器件的区别之处在于：本发明实施例六功率半导体器件为平面栅MOSFET器件，本发明实施例六功率半导体器件的平面栅极结构和本发明实施例二功率半导体器件的平面栅极结构相同。

将本发明实施例三方法中的步骤五中的形成所述MOSFET器件的栅极结构中沟槽栅极结构更改为形成平面栅极结构，则可以得到本发明实施例六功率半导体器件。

本发明实施例七功率半导体器件和本发明实施例一功率半导体器件的区别之处在于：本发明实施例七器件为沟槽栅IGBT器件，在本发明实施例七器件的所述N型区2和所述背面金属13之间还形成有由背面离子注入区的P型区，所述N型区的顶部和所述漂移区底部接触、所述P型区的顶部和所述N型区的底部接触、所述P型区的底部和背面金属形成欧姆接触。如图17所示，是本发明实施例七功率半导体器件的P/N薄层底部到硅衬底背面的杂质浓度的纵向分布图，比较图16和图17可知，本发明实施例七功率半导体器件多了一个所述P型区。

本发明实施例四制造方法用于制造本发明实施例七功率半导体器件，本发明实施例四方法和本发明实施例一方法的区别之处在于：

本发明实施例四方法的步骤七中进行进行背面N型离子注入在所述漂移区底部形成N型区2之后，还包括进行背面P型离子注入在所述N型区底部形成P型区的工艺步骤。

本发明实施例八功率半导体器件和本发明实施例七功率半导体器件的区别之处在于：本发明实施例八功率半导体器件为平面栅IGBT器件，本发明实施例八功率半导体器件的平面栅极结构和本发明实施例二功率半导体器件的平面栅极结构相同。

将本发明实施例四方法中的步骤五中的形成所述IGBT器件的栅极结构中沟槽栅极结构更改为形成平面栅极结构，则可以得到本发明实施例八功率半导体器件。

以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。

Claims (18)

1.一种功率半导体器件，功率半导体器件形成于N型硅衬底上，所述功率半导体器件的中间区域为电流流动区，终端保护结构环绕于所述电流流动区的外周；其特征在于：所述电流流动区中的漂移区包括超级结漂移区和单一漂移区，所述超级结漂移区由多个交替排列的N型薄层和P型薄层组成的，所述单一漂移区由N型掺杂的第一N型层组成；在所述漂移区的顶部形成有P阱；

在所述硅衬底上形成有多个沟槽，所述超级结漂移区中的各相邻所述沟槽之间为硅衬底薄层，各所述N型薄层由通过对所述硅衬底薄层的侧面进行掺杂组成、或者各所述N型薄层由所述硅衬底薄层加上形成于所述硅衬底薄层两侧的第一N型硅外延层组成；各所述P型薄层由填充于所述沟槽中的第二P型硅外延层组成；

所述N型薄层的电阻率在横向上是变化的且包括第一高电阻率部分和第一低电阻率部分，所述第一低电阻率部分为所述硅衬底薄层的两侧进行过的侧面掺杂的部分、或者所述第一低电阻率部分为形成于所述硅衬底薄层两侧的所述第一N型硅外延层；所述第一高电阻率部分由位于所述第一低电阻率部分中间的所述硅衬底薄层组成；所述第一低电阻率部分和邻近的所述P型薄层相接触；由所述第一低电阻率部分和其邻近的所述P型薄层实现电荷平衡；

所述第一N型层的宽度大于所述N型薄层的宽度，且所述第一N型层的宽度由两相邻的沟槽定义，所述第一N型层包括第二高电阻率部分和第二低电阻率部分，所述第二高电阻率部分为所述第一N型层的中间部分，所述第二低电阻率部分位于所述第二高电阻率部分的两侧且和形成于所述第一N型层两侧的所述沟槽中的所述P型薄层相接触，所述第二低电阻率部分的工艺条件和所述第一低电阻率部分相同；

所述第一N型层和其邻近的所述P型薄层的电荷不平衡，所述第一N型层和其邻近的所述P型薄层之间连接反偏电压的条件下、所述第二低电阻率部分能被邻近的所述P型薄层完全横向耗尽，所述第二高电阻率部分不能被所述P型薄层完全横向耗尽，所述第二高电阻率部分的未被所述P型薄层横向耗尽的部分和所述P阱之间形成纵向耗尽的PN结；在反偏电压增加时，所述P阱对所述第二高电阻率部分的纵向耗尽的深度增加。

2.如权利要求1所述的功率半导体器件，其特征在于：所述功率半导体器件为MOSFET器件，在所述漂移区底部形成有由背面离子注入区组成的N型区，所述N型区的底部和背面金属形成欧姆接触。

3.如权利要求1所述的功率半导体器件，其特征在于：所述功率半导体器件为MOSFET器件，在所述漂移区底部形成有由背面离子注入区组成N型缓冲区和N型区，所述N型缓冲区的顶部和所述漂移区底部接触、所述N型区的顶部和所述N型缓冲区的底部接触、所述N型区的底部和背面金属形成欧姆接触；所述N型区的掺杂浓度大于所述N型缓冲区的掺杂浓度。

4.如权利要求1所述的功率半导体器件，其特征在于：所述功率半导体器件为IGBT器件，在所述漂移区底部形成有由背面离子注入区组成N型区和P型区，所述N型区的顶部和所述漂移区底部接触、所述P型区的顶部和所述N型区的底部接触、所述P型区的底部和背面金属形成欧姆接触。

5.如权利要求2或3所述的功率半导体器件，其特征在于：所述功率半导体器件为沟槽栅MOSFET器件，或者所述功率半导体器件为平面栅MOSFET器件。

6.如权利要求4所述的功率半导体器件，其特征在于：所述功率半导体器件为沟槽栅IGBT器件，或者所述功率半导体器件为平面栅IGBT器件。

7.如权利要求2或3或4所述的功率半导体器件，其特征在于：所述N型区的厚度为0.5微米～5微米。

8.如权利要求1或2或3或4所述的功率半导体器件，其特征在于：所述单一漂移区包括一个以上所述第一N型层，各所述第一N型层分布于所述电流流动区的不同区域，各所述第一N型层的区域位置分别由各所述第一N型层两侧的所述沟槽定义，各所述第一N型层的区域位置处形成有一个以上的所述功率半导体器件的单元结构。

9.如权利要求1或2或3或4所述的功率半导体器件，其特征在于：各所述第一N型层的区域位置和所述终端保护结构的区域不邻接。

10.如权利要求1或2或3或4所述的功率半导体器件，其特征在于：各所述第一N型层的区域位置和所述功率半导体器件的栅金属电极图形的区域不邻接。

11.一种制造如权利要求1所述的功率半导体器件的方法，所述功率半导体器件为MOSFET器件，其特征在于，包括如下步骤：

步骤一、在N型掺杂的所述硅衬底表面依次淀积第一二氧化硅层和第二氮化硅层；利用光刻刻蚀工艺依次对所述第二氮化硅层和所述第一二氧化硅层形成沟槽图形掩模；

步骤二、以所述沟槽图形掩模为掩模对所述硅衬底进行刻蚀形成多个所述沟槽；由所述沟槽定义出所述超级结漂移区和所述单一漂移区的形成区域；

步骤三、进行正面淀积在所述沟槽的底面和侧面形成所述第一N型硅外延层；由所述第一N型硅外延层分别形成所述第一低电阻率部分和所述第二低电阻率部分；

步骤四、进行正面淀积在所述沟槽中形成所述第二P型硅外延层，所述第二P型硅外延层和所述第一N型硅外延层接触并将所述沟槽完全填满；将所述沟槽顶部表面的硅都去除；

步骤五、形成所述MOSFET器件的栅极结构，所述栅极结构包括栅介质层和多晶硅栅；形成所述P阱；进行N+离子注入形成源区；在形成了所述源区的所述硅衬底正面形成层间膜；采用光刻刻蚀工艺形成接触孔，所述接触孔穿过所述层间膜并和所述源区或所述多晶硅栅接触；进行P+离子注入形成P阱引出区，所述P阱引出区位于和所述源区相接触的所述接触孔底部，所述P阱引出区和所述P阱相接触；淀积正面金属并对所述正面金属进行光刻刻蚀分别形成源极和栅极；

步骤六、从背面对所述硅衬底进行减薄；

步骤七、进行背面N型离子注入在所述漂移区底部形成N型区；

步骤八、对所述N型区的离子进行激活；

步骤九、进行背面金属化形成漏极，所述N型区的底部和背面金属形成欧姆接触。

12.一种制造如权利要求1所述的功率半导体器件的方法，所述功率半导体器件为MOSFET器件，其特征在于，包括如下步骤：

步骤一、在N型掺杂的所述硅衬底上形成所述P阱；

步骤二、在所述硅衬底表面依次淀积第一二氧化硅层和第二氮化硅层；利用光刻刻蚀工艺依次对所述第二氮化硅层和所述第一二氧化硅层形成沟槽图形掩模；

步骤三、以所述沟槽图形掩模为掩模对所述硅衬底进行刻蚀形成多个所述沟槽；由所述沟槽定义出所述超级结漂移区和所述单一漂移区的形成区域；

步骤四、进行正面淀积在所述沟槽的底面和侧面形成所述第一N型硅外延层；由所述第一N型硅外延层分别形成所述第一低电阻率部分和所述第二低电阻率部分；

步骤五、进行正面淀积在所述沟槽中形成所述第二P型硅外延层，所述第二P型硅外延层和所述第一N型硅外延层接触并将所述沟槽完全填满；将所述沟槽顶部表面的硅都去除；

步骤六、形成所述MOSFET器件的栅极结构，所述栅极结构包括栅介质层和多晶硅栅；进行N+离子注入形成源区；在形成了所述源区的所述硅衬底正面形成层间膜；采用光刻刻蚀工艺形成接触孔，所述接触孔穿过所述层间膜并和所述源区或所述多晶硅栅接触；进行P+离子注入形成P阱引出区，所述P阱引出区位于和所述源区相接触的所述接触孔底部，所述P阱引出区和所述P阱相接触；淀积正面金属并对所述正面金属进行光刻刻蚀分别形成源极和栅极；

步骤七、从背面对所述硅衬底进行减薄；

步骤八、进行背面N型离子注入在所述漂移区底部形成N型区；

步骤九、对所述N型区的离子进行激活；

步骤十、进行背面金属化形成漏极，所述N型区的底部和背面金属形成欧姆接触。

13.一种制造如权利要求1所述的功率半导体器件的方法，所述功率半导体器件为MOSFET器件，其特征在于，包括如下步骤：

步骤一、在N型掺杂的所述硅衬底表面依次淀积第一二氧化硅层和第二氮化硅层；利用光刻刻蚀工艺依次对所述第二氮化硅层和所述第一二氧化硅层形成沟槽图形掩模；

步骤二、以所述沟槽图形掩模为掩模对所述硅衬底进行刻蚀形成多个所述沟槽；由所述沟槽定义出所述超级结漂移区和所述单一漂移区的形成区域；

步骤三、进行磷扩散对所述沟槽的底面和侧面的所述硅衬底进行掺杂并分别所述第一低电阻率部分和所述第二低电阻率部分；

步骤四、进行正面淀积在所述沟槽中形成所述第二P型硅外延层，所述第二P型硅外延层将所述沟槽完全填满；将所述沟槽顶部表面的硅都去除；

步骤五、形成所述MOSFET器件的栅极结构，所述栅极结构包括栅介质层和多晶硅栅；形成所述P阱；进行N+离子注入形成源区；在形成了所述源区的所述硅衬底正面形成层间膜；采用光刻刻蚀工艺形成接触孔，所述接触孔穿过所述层间膜并和所述源区或所述多晶硅栅接触；进行P+离子注入形成P阱引出区，所述P阱引出区位于和所述源区相接触的所述接触孔底部，所述P阱引出区和所述P阱相接触；淀积正面金属并对所述正面金属进行光刻刻蚀分别形成源极和栅极；

步骤六、从背面对所述硅衬底进行减薄；

步骤七、进行背面N型离子注入在所述漂移区底部形成N型区；

步骤八、对所述N型区的离子进行激活；

步骤九、进行背面金属化形成漏极，所述N型区的底部和背面金属形成欧姆接触。

14.一种制造如权利要求1所述的功率半导体器件的方法，所述功率半导体器件为MOSFET器件，其特征在于，包括如下步骤：

步骤一、在N型掺杂的所述硅衬底上形成所述P阱；

步骤二、在所述硅衬底表面依次淀积第一二氧化硅层和第二氮化硅层；利用光刻刻蚀工艺依次对所述第二氮化硅层和所述第一二氧化硅层形成沟槽图形掩模；

步骤三、以所述沟槽图形掩模为掩模对所述硅衬底进行刻蚀形成多个所述沟槽；由所述沟槽定义出所述超级结漂移区和所述单一漂移区的形成区域；

步骤四、进行磷扩散对所述沟槽的底面和侧面的所述硅衬底进行掺杂并分别所述第一低电阻率部分和所述第二低电阻率部分；

步骤五、进行正面淀积在所述沟槽中形成所述第二P型硅外延层，所述第二P型硅外延层将所述沟槽完全填满；将所述沟槽顶部表面的硅都去除；

步骤六、形成所述MOSFET器件的栅极结构，所述栅极结构包括栅介质层和多晶硅栅；进行N+离子注入形成源区；在形成了所述源区的所述硅衬底正面形成层间膜；采用光刻刻蚀工艺形成接触孔，所述接触孔穿过所述层间膜并和所述源区或所述多晶硅栅接触；进行P+离子注入形成P阱引出区，所述P阱引出区位于和所述源区相接触的所述接触孔底部，所述P阱引出区和所述P阱相接触；淀积正面金属并对所述正面金属进行光刻刻蚀分别形成源极和栅极；

步骤七、从背面对所述硅衬底进行减薄；

步骤八、进行背面N型离子注入在所述漂移区底部形成N型区；

步骤九、对所述N型区的离子进行激活；

步骤十、进行背面金属化形成漏极，所述N型区的底部和背面金属形成欧姆接触。

15.一种制造如权利要求1所述的功率半导体器件的方法，所述功率半导体器件为IGBT器件，其特征在于，包括如下步骤：

步骤一、在N型掺杂的所述硅衬底表面依次淀积第一二氧化硅层和第二氮化硅层；利用光刻刻蚀工艺依次对所述第二氮化硅层和所述第一二氧化硅层形成沟槽图形掩模；

步骤二、以所述沟槽图形掩模为掩模对所述硅衬底进行刻蚀形成多个所述沟槽；由所述沟槽定义出所述超级结漂移区和所述单一漂移区的形成区域；

步骤三、进行正面淀积在所述沟槽的底面和侧面形成所述第一N型硅外延层；由所述第一N型硅外延层分别形成所述第一低电阻率部分和所述第二低电阻率部分；

步骤四、进行正面淀积在所述沟槽中形成所述第二P型硅外延层，所述第二P型硅外延层和所述第一N型硅外延层接触并将所述沟槽完全填满；将所述沟槽顶部表面的硅都去除；

步骤五、形成所述IGBT器件的栅极结构，所述栅极结构包括栅介质层和多晶硅栅；形成所述P阱；进行N+离子注入形成源区；在形成了所述源区的所述硅衬底正面形成层间膜；采用光刻刻蚀工艺形成接触孔，所述接触孔穿过所述层间膜并和所述源区或所述多晶硅栅接触；进行P+离子注入形成P阱引出区，所述P阱引出区位于和所述源区相接触的所述接触孔底部，所述P阱引出区和所述P阱相接触；淀积正面金属并对所述正面金属进行光刻刻蚀分别形成源极和栅极；

步骤六、从背面对所述硅衬底进行减薄；

步骤七、进行背面N型离子注入在所述漂移区底部形成N型区；进行背面P型离子注入在所述N型区底部形成P型区；

步骤八、对所述N型区和所述P型区的离子进行激活；

步骤九、进行背面金属化形成漏极，所述P型区的底部和背面金属形成欧姆接触。

16.一种制造如权利要求1所述的功率半导体器件的方法，所述功率半导体器件为IGBT器件，其特征在于，包括如下步骤：

步骤一、在N型掺杂的所述硅衬底上形成所述P阱；

步骤二、在所述硅衬底表面依次淀积第一二氧化硅层和第二氮化硅层；利用光刻刻蚀工艺依次对所述第二氮化硅层和所述第一二氧化硅层形成沟槽图形掩模；

步骤三、以所述沟槽图形掩模为掩模对所述硅衬底进行刻蚀形成多个所述沟槽；由所述沟槽定义出所述超级结漂移区和所述单一漂移区的形成区域；

步骤四、进行正面淀积在所述沟槽的底面和侧面形成所述第一N型硅外延层；由所述第一N型硅外延层分别形成所述第一低电阻率部分和所述第二低电阻率部分；

步骤五、进行正面淀积在所述沟槽中形成所述第二P型硅外延层，所述第二P型硅外延层和所述第一N型硅外延层接触并将所述沟槽完全填满；将所述沟槽顶部表面的硅都去除；

步骤六、形成所述IGBT器件的栅极结构，所述栅极结构包括栅介质层和多晶硅栅；进行N+离子注入形成源区；在形成了所述源区的所述硅衬底正面形成层间膜；采用光刻刻蚀工艺形成接触孔，所述接触孔穿过所述层间膜并和所述源区或所述多晶硅栅接触；进行P+离子注入形成P阱引出区，所述P阱引出区位于和所述源区相接触的所述接触孔底部，所述P阱引出区和所述P阱相接触；淀积正面金属并对所述正面金属进行光刻刻蚀分别形成源极和栅极；

步骤七、从背面对所述硅衬底进行减薄；

步骤八、进行背面N型离子注入在所述漂移区底部形成N型区；进行背面P型离子注入在所述N型区底部形成P型区；

步骤九、对所述N型区和所述P型区的离子进行激活；

步骤十、进行背面金属化形成漏极，所述P型区的底部和背面金属形成欧姆接触。

17.一种制造如权利要求1所述的功率半导体器件的方法，所述功率半导体器件为IGBT器件，其特征在于，包括如下步骤：

步骤一、在N型掺杂的所述硅衬底表面依次淀积第一二氧化硅层和第二氮化硅层；利用光刻刻蚀工艺依次对所述第二氮化硅层和所述第一二氧化硅层形成沟槽图形掩模；

步骤二、以所述沟槽图形掩模为掩模对所述硅衬底进行刻蚀形成多个所述沟槽；由所述沟槽定义出所述超级结漂移区和所述单一漂移区的形成区域；

步骤三、进行磷扩散对所述沟槽的底面和侧面的所述硅衬底进行掺杂并分别所述第一低电阻率部分和所述第二低电阻率部分；

步骤四、进行正面淀积在所述沟槽中形成所述第二P型硅外延层，所述第二P型硅外延层将所述沟槽完全填满；将所述沟槽顶部表面的硅都去除；

步骤五、形成所述IGBT器件的栅极结构，所述栅极结构包括栅介质层和多晶硅栅；形成所述P阱；进行N+离子注入形成源区；在形成了所述源区的所述硅衬底正面形成层间膜；采用光刻刻蚀工艺形成接触孔，所述接触孔穿过所述层间膜并和所述源区或所述多晶硅栅接触；进行P+离子注入形成P阱引出区，所述P阱引出区位于和所述源区相接触的所述接触孔底部，所述P阱引出区和所述P阱相接触；淀积正面金属并对所述正面金属进行光刻刻蚀分别形成源极和栅极；

步骤六、从背面对所述硅衬底进行减薄；

步骤七、进行背面N型离子注入在所述漂移区底部形成N型区；进行背面P型离子注入在所述N型区底部形成P型区；

步骤八、对所述N型区和所述P型区的离子进行激活；

步骤九、进行背面金属化形成漏极，所述P型区的底部和背面金属形成欧姆接触。

18.一种制造如权利要求1所述的功率半导体器件的方法，所述功率半导体器件为IGBT器件，其特征在于，包括如下步骤：

步骤一、在N型掺杂的所述硅衬底上形成所述P阱；

步骤二、在所述硅衬底表面依次淀积第一二氧化硅层和第二氮化硅层；利用光刻刻蚀工艺依次对所述第二氮化硅层和所述第一二氧化硅层形成沟槽图形掩模；

步骤三、以所述沟槽图形掩模为掩模对所述硅衬底进行刻蚀形成多个所述沟槽；由所述沟槽定义出所述超级结漂移区和所述单一漂移区的形成区域；

步骤四、进行磷扩散对所述沟槽的底面和侧面的所述硅衬底进行掺杂并分别所述第一低电阻率部分和所述第二低电阻率部分；

步骤五、进行正面淀积在所述沟槽中形成所述第二P型硅外延层，所述第二P型硅外延层将所述沟槽完全填满；将所述沟槽顶部表面的硅都去除；

步骤六、形成所述IGBT器件的栅极结构，所述栅极结构包括栅介质层和多晶硅栅；进行N+离子注入形成源区；在形成了所述源区的所述硅衬底正面形成层间膜；采用光刻刻蚀工艺形成接触孔，所述接触孔穿过所述层间膜并和所述源区或所述多晶硅栅接触；进行P+离子注入形成P阱引出区，所述P阱引出区位于和所述源区相接触的所述接触孔底部，所述P阱引出区和所述P阱相接触；淀积正面金属并对所述正面金属进行光刻刻蚀分别形成源极和栅极；

步骤七、从背面对所述硅衬底进行减薄；

步骤八、进行背面N型离子注入在所述漂移区底部形成N型区；进行背面P型离子注入在所述N型区底部形成P型区；

步骤九、对所述N型区和所述P型区的离子进行激活；

步骤十、进行背面金属化形成漏极，所述P型区的底部和背面金属形成欧姆接触。