CN104639144A - 双向模拟缓冲器电路 - Google Patents

Abstract

本发明公开了一种双向模拟缓冲器电路，包括：一传输方向控制电路，用于实现模拟数据的双向传输；一运算放大器电路，与所述传输方向控制电路相连接，用于驱动负载。本发明可以双向传输模拟数据，从而为电路的测试、调试提供便利。

Description

双向模拟缓冲器电路

技术领域

本发明涉及一种缓冲器电路领域，特别是涉及一种双向模拟缓冲器电路。

背景技术

模拟缓冲器电路即电压跟随器，是实现输出电压跟随输入电压的变化的一类电子元件。也就是说电压跟随器的电压放大倍数恒小于且接近1。其显著特点就是，输入阻抗高，而输出阻抗低。一般来说，输入阻抗可以达到几兆欧姆，而输出阻抗通常只有几欧姆，甚至更低。

在电路中，模拟缓存器一般作缓冲级或隔离级。因为电压放大器的输出阻抗一般比较高，通常在几千欧姆到几十欧姆。如果后级的输入阻抗比较小，那么信号就会有相当的部分损耗在前级的输出电阻中。这时就需要电压跟随器进行缓冲，启动承上启下的作用。

模拟缓存器的输出电压近似输入电压幅度，并对前级电路呈高阻状态，对后级电路呈低阻状态，因而对前后级电路起到隔离作用。常用作中间级，以隔离前后级之间的影响，基本原理还是利用它的输入阻抗高和输出阻抗低的特点。

在实际应用中，当芯片内部的一个关键模拟信号不能正常工作时很有可能会使整个芯片不工作，为了调试，设计者通常会强行灌入信号看芯片是否工作正常，常用的方法是用聚焦离子束（FIB）将芯片内部的信号线隔断，然后再从外部加入信号，这样做一方面代价较高，另一方面由于受限于芯片的布局布线，成功率也很难保证。

参见图1所示，传统的模拟缓冲器电路，由运算放大器电路构成，运算放大器OPA以负反馈方式连接，构成单位增益放大器，用于驱动负载，从而输入信号不受负载的影响。但是，传统的模拟缓冲器只能单向传输数据。

发明内容

本发明要解决的技术问题是提供一种双向模拟缓冲器电路，可以双向传输模拟数据，从而为电路的测试、调试提供便利。

为解决上述技术问题，本发明的双向模拟缓冲器电路，包括：

一传输方向控制电路，用于实现模拟数据的双向传输；

一运算放大器电路，与所述传输方向控制电路相连接，用于驱动负载。

本发明通过切换传输方向控制电路中的开关电路能够实现模拟数据的双向传输，在芯片中加入本发明的电路，既可以方便的测试模拟信号又可以向芯片灌入信号，从而为电路的测试、调试提供便利，降低芯片研发成本。

本发明结构简单，易于实现。

附图说明

下面结合附图与具体实施方式对本发明作进一步详细的说明：

图1是传统的模拟缓冲器电路原理图；

图2是所述双向模拟缓冲器电路一实施例原理图；

图3是图2中运算放大器电路一实施例原理图；

图4是图2中CMOS传输门电路一实施例原理图；

图5是图2中反相器一实施例原理图；

图6是图2所示双向模拟缓冲器电路应用示例图。

具体实施方式双向模拟缓冲器电路

参见图2，所述双向模拟缓冲器电路由传输方向控制电路21和运算放大器电路22组成。

所述传输方向控制电路21由反相器电路INV1和四个CMOS传输门电路TG1～TG4构成。

第一CMOS传输门电路TG1的一端与第三CMOS传输门电路TG3的一端相连接，其连接的节点记为X1端，第一CMOS传输门电路TG1的另一端与第二CMOS传输门电路TG2的一端相连接，第三CMOS传输门电路TG3的另一端与第四CMOS传输门电路TG4的一端相连接，第二CMOS传输门电路TG2的另一端与第四CMOS传输门电路TG4的另一端相连接，其连接的节点记为X2端。四个CMOS传输门电路TG1～TG4分别具有两个控制输入端，分别记为S和SN。

所述反相器电路INV1的输入端记为S，反相输出端记为SN，分别与第一CMOS传输门电路TG1～第四CMOS传输门电路TG4的控制输入端S和SN端相连接。

当所述反相器电路INV1的输入端S为高电平时，第二CMOS传输门电路TG2和第三CMOS传输门电路TG3导通，第一CMOS传输门电路TG1和第四CMOS传输门电路TG4不导通，模拟数据信号的流向为从X1端传输到X2端。

当所述反相器电路INV1的输入端S为低电平时，第二CMOS传输门电路TG2和第三CMOS传输门电路TG3不导通，第一CMOS传输门电路TG1和第四CMOS传输门电路TG4导通，模拟数据信号的流向为从X2端传输到X1端。

所述CMOS传输门电路的结构如图4所示，由PMOS晶体管M31和M33，NMOS晶体管M32和M34构成。

PMOS晶体管M31的源极和衬底与电源电压端相连接，PMOS晶体管M31的栅极与NMOS晶体管M32的栅极相连接，其连接的节点记为GN；PMOS晶体管M31的漏极与NMOS晶体管M32的漏极相连接，其连接的节点记为GP；NMOS晶体管M32的源极和衬底接地。

PMOS晶体管M33的栅极与节点GP端相连接，NMOS晶体管M34的栅极与节点GN端相连接。PMOS晶体管M33的源极与NMOS晶体管M34的漏极相连接，其连接的节点作为CMOS传输门电路S输入端；PMOS晶体管M33的漏极与NMOS晶体管M34的源极相连接，其连接的节点作为CMOS传输门电路D输出端，PMOS晶体管M33的衬底与电源电压端相连接，NMOS晶体管M34的衬底接地。

所述反相器电路INV1由PMOS晶体管M21和NMOS晶体管M22组成，如图5所示，PMOS晶体管M21的栅极与NMOS晶体管M22栅极相连接，并作为反相器电路INV1的输入端S。PMOS晶体管M21的源极和衬底与电源电压端相连接，PMOS晶体管M21的漏极与NMOS晶体管M22的漏栅极相连接，并作为反相器电路INV1的输出端SN。NMOS晶体管M22的源极和衬底接地。

所述运算放大器电路宽摆幅运算放大器结构，如图3所示，由偏置电路31，NMOS管差分对电路32，PMOS管差分对电路33，运算放大器输出级电路34构成。

所述偏置电路31由PMOS晶体管M1,M3和NMOS晶体管M2,M4构成，给所述NMOS管差分对电路32和PMOS管差分对电路33提供偏置。

PMOS晶体管M1的栅极接地VSS，PMOS晶体管M1的源极和衬底与电源电压VDD端相连接，PMOS晶体管M1的漏极与NMOS管M2的漏极和栅极以及NMOS晶体管M4的栅极相连接，其连接的节点记为BN；NMOS晶体管M2的源极和衬底接地。

PMOS晶体管M3的源极和衬底与电源电压VDD端相连接，PMOS晶体管M3的栅极和漏极与NMOS管M4的漏极相连接，其连接的节点记为BP。NMOS晶体管M4的源极和衬底接地。

所述NMOS管差分对电路32由PMOS晶体管M5、M6和M9，NMOS晶体管M7和M8组成。

PMOS晶体管M5的源极和衬底与电源电压VDD端相连接，PMOS晶体管M6的源极和衬底与电源电压VDD端相连接；PMOS晶体管M5的栅极和漏极与PMOS晶体管M6的栅极以及NMOS管晶体M7的漏极相连接。PMOS晶体管M6的漏极与NMOS晶体管M8的漏极相连接。NMOS晶体管M7的源极与NMOS管晶体M8的源极和PMOS晶体管M9的源极相连接。PMOS晶体管M9的漏极和衬底接地VSS。NMOS晶体管M7的衬底和NMOS晶体管M8的衬底接地VSS。PMOS晶体管M9的栅极与所述节点BN相连接。

NMOS晶体管M7的栅极作为差分输入端INN，NMOS晶体管M8的栅极作为差分输入端INP。

所述PMOS管差分对电路33由PMOS晶体管M10～M12，NMOS晶体管M13和M14组成。

PMOS晶体管M10的栅极与所述节点BP相连接，PMOS晶体管M10的源极和衬底与电源电压VDD端相连接。PMOS晶体管M10的漏极与PMOS晶体管M11的源极和PMOS晶体管M12的源极相连接。PMOS晶体管M11的衬底和PMOS晶体管M12的衬底与电源电压VDD端相连接。PMOS晶体管M11的栅极与所述差分输入端INN相连接，PMOS晶体管M12的栅极与所述差分输入端INP相连接。PMOS晶体管M11的漏极与NMOS晶体管M13的栅极和漏极以及NMOS晶体管M14的栅极相连接；NMOS晶体管M13的源极和衬底接地VSS。PMOS晶体管M12的漏极与NMOS晶体管M14的漏极相连接；NMOS晶体管M14的源极和衬底接地VSS。

所述运算放大器输出级电路34由PMOS晶体管M15、NMOS晶体管M16和密勒补偿电容C1、C2组成。

PMOS晶体管M15的源极和衬底与电源电压VDD端相连接。PMOS晶体管M15的栅极与密勒补偿电容C1的一端和PMOS晶体管M6的漏极相连接。PMOS晶体管M15的漏极与密勒补偿电容C1的另一端、密勒补偿电容C2的一端和NMOS晶体管M16的漏极相连接，且其连接的节点作为所述运算放大器电路的输出端OUT。

NMOS晶体管M16的栅极与密勒补偿电容C2的另一端和NMOS晶体管M14的漏极相连接。NMOS晶体管M16的源极和衬底接地VSS。

同时使用NMOS管差分对电路和PMOS管差分对电路的目的是使输入电压范围更大。

图6是所述双向模拟缓冲器电路一个应用示例，所述双向模拟缓冲器电路可以等效为一个双向模拟缓冲器和一个开关SW1。当S为高电平时，开关SW1导通，双向模拟缓冲器的传输方向为从X1到X2，此时，电路处于正常工作模式，参见图6（a），可以从X2观测到关键信号X1是否正确；如果X1有问题，将S设置为低电平，开关SW1断开，此时电路为外灌信号模式，参见图6（b），双向模拟缓冲器的传输方向为从X2到X1，此时，可以从外部加入信号至模拟模块。

虽然本发明利用具体的实施例进行说明，但是对实施例的说明并不限制本发明的范围。本领域内的熟练技术人员通过参考本发明的说明，在不背离本发明的精神和范围的情况下，容易进行各种修改或者可以对实施例进行组合。

Claims (4)

1.一种双向模拟缓冲器电路，其特征在于，包括：

一传输方向控制电路，用于实现模拟数据的双向传输；

一运算放大器电路，与所述传输方向控制电路相连接，用于驱动负载。

2.如权利要求1所述的双向模拟缓冲器电路，其特征在于：

所述传输方向控制电路（21）由一反相器电路（INV1）和四个CMOS传输门电路（TG1～TG4）组成；

第一CMOS传输门电路（TG1）的一端与第三CMOS传输门电路（TG3）的一端相连接，其连接的节点记为X1端，第一CMOS传输门电路（TG1）的另一端与第二CMOS传输门电路（TG2）的一端相连接，第三CMOS传输门电路（TG3）的另一端与第四CMOS传输门电路（TG4）的一端相连接，第二CMOS传输门电路（TG2）的另一端与第四CMOS传输门电路（TG4）的另一端相连接，其连接的节点记为X2端；四个CMOS传输门电路（TG1～TG4）分别具有两个控制输入端，分别记为S和SN；

所述反相器电路（INV1的输入端记为S，反相输出端记为SN，分别与第一CMOS传输门电路～第四CMOS传输门电路（TG1～TG4）的控制输入端S和SN端相连接；

当所述反相器电路（INV1）的输入端S为高电平时，第二CMOS传输门电路（TG2）和第三CMOS传输门电路（TG3）导通，第一CMOS传输门电路（TG1）和第四CMOS传输门电路（TG4）不导通，模拟数据信号的流向为从X1端传输到X2端；

当所述反相器电路（INV1）的输入端S为低电平时，第二CMOS传输门电路（TG2）和第三CMOS传输门电路（TG3）不导通，第一CMOS传输门电路（TG1）和第四CMOS传输门电路（TG4）导通，模拟数据信号的流向为从X2端传输到X1端。

3.如权利要求2所述的双向模拟缓冲器电路，其特征在于：所述CMOS传输门电路由第三十一PMOS晶体管（M31）和第三十三PMOS晶体管（M33），第三十二NMOS晶体管（M32）和第三十四NMOS晶体管（M34）构成；

第三十一PMOS晶体管（M31）的源极和衬底与电源电压端相连接，PMOS晶体管（M31）的栅极与第三十二NMOS晶体管（M32）的栅极相连接，其连接的节点记为GN；第三十一PMOS晶体管（M31）的漏极与NMOS晶体管（M32）的漏极相连接，其连接的节点记为GP；第三十二NMOS晶体管（M32）的源极和衬底接地；

第三十三PMOS晶体管M33的栅极与节点GP端相连接，第三十四NMOS晶体管（M34）的栅极与节点GN端相连接；第三十三PMOS晶体管（M33）的源极与第三十四NMOS晶体管（M34）的漏极相连接，其连接的节点作为CMOS传输门电路S输入端；第三十三PMOS晶体管（M33）的漏极与第三十四NMOS晶体管（M34）的源极相连接，其连接的节点作为CMOS传输门电路SN输入端，第三十三PMOS晶体管（M33）的衬底与电源电压端相连接，第三十四NMOS晶体管（M34）的衬底接地。

4.如权利要求1至3任一所述的双向模拟缓冲器电路，其特征在于：

所述运算放大器电路由偏置电路（31），NMOS管差分对电路（32），PMOS管差分对电路（33），运算放大器输出级电路（34）构成；

所述偏置电路31由第一PMOS晶体管（M1）,第三PMOS晶体管（M3）和第二NMOS晶体管（M2）,第四NMOS晶体管（M4）构成，给所述NMOS管差分对电路（32）和PMOS管差分对电路（33）提供偏置；

第一PMOS晶体管（M1）的栅极接地VSS，第一PMOS晶体管（M1）的源极和衬底与电源电压VDD端相连接，第一PMOS晶体管（M1）的漏极与NMOS管（M2）的漏极和栅极以及第四NMOS晶体管（M4）的栅极相连接，其连接的节点记为BN；第二NMOS晶体管（M2）的源极和衬底接地；

第三PMOS晶体管（M3）的源极和衬底与电源电压VDD端相连接，第三PMOS晶体管（M3）的栅极和漏极与第四NMOS管（M4）的漏极相连接，其连接的节点记为BP；第四NMOS晶体管（M4）的源极和衬底接地；

所述NMOS管差分对电路（32）由第五PMOS晶体管（M5）、第六PMOS晶体管（M6）和第九PMOS晶体管（M9），第七NMOS晶体管（M7）和第八NMOS晶体管（M8）组成；

第五PMOS晶体管（M5）的源极和衬底与电源电压VDD端相连接，第六PMOS晶体管（M6）的源极和衬底与电源电压VDD端相连接；第五PMOS晶体管（M5）的栅极和漏极与第六PMOS晶体管（M6）的栅极以及第七NMOS管晶体（M7）的漏极相连接；第六PMOS晶体管（M6）的漏极与第八NMOS晶体管（M8）的漏极相连接；第七NMOS晶体管（M7）的源极与第八NMOS管晶体（M8）的源极和第九PMOS晶体管（M9）的漏极相连接；第九PMOS晶体管（M9）的源极和衬底接地VSS；第七NMOS晶体管（M7）的衬底和NMOS晶体管（M8）的衬底接地VSS；第九PMOS晶体管（M9）的栅极与所述节点BN相连接；

第七NMOS晶体管（M7）的栅极作为差分输入端INN，第八NMOS晶体管（M8）的栅极作为差分输入端INP；

所述PMOS管差分对电路（33）由第十PMOS晶体管～第十二PMOS晶体管（M10～M12），第十三NMOS晶体管（M13）和第十四NMOS晶体管（M14）组成；

第十PMOS晶体管（M10）的栅极与所述节点BP相连接，第十PMOS晶体管（M10）的源极和衬底与电源电压VDD端相连接。第十PMOS晶体管（M10）的漏极与第十一PMOS晶体管（M11）的源极和第十二PMOS晶体管（M12）的源极相连接；第十一PMOS晶体管（M11）的衬底和第十二PMOS晶体管（M12）的衬底与电源电压VDD端相连接；第十一PMOS晶体管（M11）的栅极与所述差分输入端INN相连接，第十二PMOS晶体管（M12）的栅极与所述差分输入端INP相连接；第十一PMOS晶体管（M11）的漏极与第十三NMOS晶体管（M13）的栅极和漏极以及第十四NMOS晶体管（M14）的栅极相连接；第十三NMOS晶体管（M13）的源极和衬底接地VSS；第十二PMOS晶体管（M12）的漏极与第十四NMOS晶体管（M14）的漏极相连接；第十四NMOS晶体管（M14）的源极和衬底接地VSS；

所述运算放大器输出级电路（34）由第十五PMOS晶体管（M15）、第十六NMOS晶体管（M16）和第一密勒补偿电容（C1），第二密勒补偿电容（C2）组成；

第十五PMOS晶体管（M15）的源极和衬底与电源电压VDD端相连接。第十五PMOS晶体管（M15）的栅极与第一密勒补偿电容（C1）的一端和PMOS晶体管M6的漏极相连接；第十六PMOS晶体管（M15）的漏极与第一密勒补偿电容（C1）的另一端、第二密勒补偿电容（C2）的一端和第十六NMOS晶体管（M16）的漏极相连接，且其连接的节点作为所述运算放大器电路的输出端OUT；

第十六NMOS晶体管（M16）的栅极与第二密勒补偿电容（C2）的另一端和第十四NMOS晶体管（M14）的漏极相连接；第十六NMOS晶体管（M16）的源极和衬底接地VSS。