CN104603941B - 克服高速宽带信号路由的封装和连接器中的多重反射 - Google Patents

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Abstract

这里公开了一种半导体封装以及在通过该半导体封装传送高速宽带信号的同时克服多重反射的方法。该半导体封装包括至少一条迹线，其具有被配置为接收宽带信号的第一端子和被配置为输出该宽带信号的第二端子。该半导体封装包括短截线，其沿着该迹线的纵向长度进行定位并且被配置为通过引起多频率反射而减少该迹线中的宽带反射，该多频率反射与该轨线中由于阻抗非连续而出现的至少一些宽带反射相消地干涉。诸如短截线长度、短截线阻抗以及短截线沿着迹线的位置之类的短截线参数能够被确定以使得信号退化最小化。

Description

克服高速宽带信号路由的封装和连接器中的多重反射
通过引用的并入
本公开内容要求于2012年7月16日提交的美国临时申请第61/672,065号的权益，其公开内容通过引用的方式全部并入于此。
背景技术
这里所提供的背景技术描述是为了总体上给出本公开内容的背景。就该背景技术部分中所描述的工作的范围以及描述中在提交时并不以其它方式构成现有技术的方面而言，本发明人的工作既非明确也非隐含地被承认构成相对本公开内容的现有技术。
半导体芯片在输入或输出(I/O)单元处生成或接收高速I/O信号并且将该信号传导至封装端子或者从封装端子传导信号。该高速I/O信号在传输线上行进，该传输线意在在一段距离内保持信号保真度。I/O单元是集成的主动和被动元件的群组。封装端子将半导体芯片耦合至外部设备。半导体芯片的I/O单元可以将高速I/O信号耦合至基于差分配对的传输线、单端点的传输线或波导。基于差分配对的传输线包括一个或多个返回路径(接地)平面。
半导体芯片封装的传输线通过施加阻抗非连续性的电阻、电容和电抗而在任一端终止。这样的非连续性连同传输线(迹线)的长度一起限制了信号的传输。因此，在通过半导体芯片封装传送例如串行解串器差分信号之类的高速宽带信号的同时，由于芯片中的非连续性而以不同频率发生多重反射。多重非连续性导致在迹线中所进行传送的宽带信号中出现所不期望看到的反射。由于该多重非连续性所导致的非线性信号失真被称作“***损耗偏差”，这使得通过传输线进行传播的信号的质量出现退化。
发明内容
本公开内容提供了一种半导体电路封装，其包括至少一条迹线，其具有被配置为接收宽带信号的第一端子和被配置为输出该宽带信号的第二端子。该电路封装还包括沿着该迹线的纵向长度、在预定位置进行定位的短截线(stub)，其中该短截线被配置为通过引起多频率反射而减少该迹线中的宽带反射，该多频率反射对将要被添加至沿着该迹线进行传送的信号中的至少一些宽带反射造成相消地干涉。
根据另一个实施例，提供了一种减少集成电路封装中的宽带反射的方法，该方法包括步骤：在输入端子处接收包括多个高信号频率的宽带信号；通过传输线将该宽带信号从该输入端子传输至输出端子；并且沿着该传输线、在预定位置处提供具有预定长度和短截线阻抗的短截线，以引起多重频率信号，该多重频率信号与将要被添加至在该传输线上承载的信号的宽带反射相消地干涉。
根据另一个实施例，提供了一种半导体封装***，其包括通过连接器进行连接的第一印刷电路板和第二印刷电路板，该连接器被配置为将宽带信号从第一印刷电路板传送至第二印刷电路板。该***进一步包括沿着连接器导线的纵向长度、在预定位置进行定位的短截线，其中该短截线被配置为通过引起多频率反射而减少该连接器中的宽带反射，该宽带反射主要由该连接器两侧的过孔非连续性而引起，该多频率反射与将要被添加至沿着该连接器进行传送的信号中的宽带反射相消地干涉。
附图说明
现在将参考以下附图对作为示例而提供的本公开内容的各个实施例进行详细描述，其中同样的附图标记指代同样的要素，并且其中：
图1A示出了依据一个实施例的具有差分传输线的半导体IC封装的示例；
图1B示出了依据一个实施例的安装在印刷电路板上的半导体封装的示例；
图2图示了时域反射计(TDR)图；
图3A和3B图示了频域图，其描绘了不具有非连续性的迹线以及具有电容非连续性的迹线的***损耗和回波损耗；
图4A和4B图示了描绘使用短截线的迹线以及具有电容非连续性的迹线的***损耗和回波损耗的非限制性示例。
图5示出了描绘确定迹线参数以减轻反射的过程的流程图。
具体实施方式
图1A示出了半导体IC封装100的示例，其包括具有半导体芯片110的封装主体105，该半导体芯片110具有输入-输出(I/O)单元110A。封装主体105进一步包括传输线120，其包括经由第一耦合器115而耦合至该输入输出(I/O)单元110A的一对传输线(迹线)120A和120B，其中一对传输线120A和120B被配置为传送差分信号。第二耦合器125将传输线120A和120B耦合至端子130的相应端子130A和130B。如所示出的，传输线120A和120B还分别包括短截线107A和107B。
在操作中，I/O单元110A生成或接收高速数字或模拟I/O信号。例如，I/O单元110A生成或接收具有25.78125Gbps线路速率或者符合25Gbps 802.3bj标准的数据信令速率的信号。I/O单元110A包括预加强、均衡、区分等的电路。例如，I/O单元110A包括对信号进行预加强的预驱动器或者对所接收的信号施加均衡的CTLE(连续时间线性均衡器)。
I/O单元110A的阻抗包括固有电容、电感、电阻或者电阻和电抗组件的组合。另外，I/O单元110A的阻抗可以是纯电阻式的。换句话说，I/O单元110A的阻抗可以是依赖于频率的，其在一个或多个频带中从表现均等电容电抗分量变为均等感抗分量。I/O单元110A和端子130的依赖于频率的阻抗例如使用矢量网络分析器(VNA)进行测量，并且按照时域反射计(TDR)图形、史密斯图、回波损耗频域图形等进行显示。I/O芯片110A的阻抗可以被认为关于用于对传输线120的传输特性进行优化的方法是恒定的。
相对于传输线120的阻抗，相对于***所定义的特征阻抗和/或除了I/O单元110A和端子130的阻抗非连续性之外，第一和第二耦合器115和125表现出阻抗非连续性。第一和第二耦合器115和125将高速I/O信号耦合到传输线120上或与之脱离耦合。例如，第一和第二耦合器115和125在不同材料的***之间耦合高速信号，诸如在IC接线焊盘和镀金镍引线框之间，或者在IC凸块焊盘和封装衬底之间(通过使用凸块)，或者通过使用焊球在封装衬底和印刷电路板之间。
第一和第二耦合器115-125可以是电感性的，诸如球-楔接线键合、楔-楔接线键合、带式连接、超声焊接引线、焊料引线、电容性耦合器、凸块、铜柱凸块等。例如，接合线可以为1mil、即0.001英寸的铝或金接合线，其超声焊接至I/O单元110A的焊盘。第一和第二耦合器115-125在I/O单元110A和端子130之间耦合宽带、高线路速率信号。宽带信号占据作为数字符号速率、比特流或线路速率的重要部分的带宽。第一和第二耦合器115-125分别在I/O单元110和传输线120之间以及在传输线120和端子130之间表现出阻抗非匹配或非连续性。例如，耦合器115可以由于倒装式封装的球-楔接线键合、凸块和过孔而表现出感抗或阻抗非连续性。
在一个实施例中，传输线120将高速宽带I/O信号承载至端子130。该传输线120是阻抗控制的结构，诸如微波传输带、电介质条状线、槽线、脊形波导、共面波导(CPW)传输线或者接地-信号-接地(GSG)迹线的集合、接地-信号-接地-信号-接地(GSGSG)迹线的集合，等等。传输线120将单端或差分信号耦合至端子130中相对应数量的元件，诸如端子130A和130B。
另外，传输线120通过性能优化方法被调节，该方法减少了***损耗并且使得从I/O单元110A到端子130的信号路径的回波损耗(当被认为是正数时)最大化。注意到，传输线120的分段120A和120B可以在服从约束的情况下进行调节，而使得传输线120的整体传输和反射特性是最优的或充分的。该约束可以包括物理、电子、制造成本约束、热约束以及环境约束，诸如电容或阻抗非连续性，等等。
端子130包括封装引线、管脚、可焊接引线、焊珠等。例如，端子130包括球栅阵列(BGA)中可回流或可焊接的Pb/Sn或Sb/Sn/Ag焊珠。半导体封装100可以被焊接至PCB、印刷连线板(PWB)等。端子130的阻抗包括固有电容、电感、电阻或者电阻和电抗组件的组合。端子130的阻抗可以是依赖于频率的，并且可以在一个或多个频带中从表现均等电容电抗分量变为均等感抗分量。
另外，半导体I/O单元110A的阻抗包括寄生效应，诸如导致其总体阻抗与理想电阻相比存在偏移的寄生电容。I/O单元还可以包括内部滤波匹配方案，其意在将该I/O与目标PCB阻抗进行最佳匹配，但是可能具有一定数量的电容或电感特性。传输线120可以被视为宽带阻抗匹配结构，其将I/O单元110A的理想电阻部分与印刷电路板PCB(连接至端子130a和130b)的理想目标阻抗进行匹配，并且补偿或考虑I/O单元110A和端子130二者的寄生效应以及可能在封装内出现的任何其它非连续性，诸如接线键合、过孔等。
在一个实施例中，传输线120用作用于将宽带信号从I/O芯片110传送至封装端子130的通信信道。宽带信号包括宽频率范围或者作为数字信令线路速率的实质部分的频率范围，包括超过100％的部分。例如，具有20％前向纠错编码(FEC)和48GHz的线路速率的40Gbps归零(RZ)信号可以包括高达大约120GHz的频率分量。在另一个示例中，10Gbps的数据非归零(NRZ)信号可以以10.3125Gbaud的线路速率进行传送并且根据信号的上升时间可以包括高达大约15GHz的频率分量。在又另一个示例中，3.125Gbps的宽带信号包括高达大约4.7GHz的频率分量。
由于以上所指出的阻抗非连续性，通过传输120进行传播的高速宽带信号出现严重退化。该信号退化由迹线120之间的多重反射所引入的依赖于频率的失真以及诸如130和110沿着迹线或在迹线两端所引入的非连续性所导致。特别地，该非连续性导致迹线内的宽带信号的多重反射，这导致了信号失真并且使得输出信号的质量退化。为了减轻该效应，沿着迹线传输线、诸如沿着传输线120的纵向长度形成短截线107A和107B。根据一个实施例，短截线107A和107B是与传输线120类似的材料，并且可以具有与传输线120的阻抗相类似的阻抗或者不同的特征阻抗。然而，短截线107A和107B可以为不同材料(电介质和/或金属)或者与传输线120具有不同的横截面配置。另外，短截线107A和107B可以被形成为传输线120A和120B结构的一部分或者通过诸如连线、过孔之类的连接耦合至传输线120，或者例如能够直接焊接到传输线120。
对于每个短截线107A和107B，选择短截线长度、短截线宽度以及短截线沿着传输线120的纵向长度的位置，而使得该短截线被配置为通过导致多频率反射而减少迹线中的宽带反射，该多频率反射与将要被添加至沿着迹线120进行传送的信号的至少一些宽带反射相消地干涉。因此，在高频处对信号失真进行了控制，同时确保了低频范围的***损耗处于可接受的限制之内。如以上所描述的短截线参数能够被选择而对宽带频率特性进行优化，诸如包括I/O 110、端子130或者通过封装的传输内的任何地方的非连续性的整体设备100的传输(***损耗)或反射(回波损耗)，而且考虑到诸如位于设备焊球处的板面过孔之类的封装外非连续性。
由于短截线107A和107B被配置为向传输线120中引起多重反射，所以需要确保该反射并非从短截线107A和107B发射。特别地，短截线远离传输线120的端可以以电阻作为终止，以便防止或减少信号发射，或者施加一定数量的低频损耗，这将进一步对信号进行均衡或者甚至引入一定数量的加强。根据一个实施例，短截线107A和107B被置于电路封装的两个接地层之间。可替换地，也能够使用仅包括一个接地层的电路封装或者具有专用于接地的层的一部分的电路封装，而使得短截线107A和107B免于信号发射的影响和/或降低短截线所辐射出的发射量。
在操作中，当传输线120A和120B被配置为从半导体封装100的I/O单元110A向端子130传送高速宽带信号时，由于在半导体封装100的输入和输出侧的阻抗非连续性而在传输线120A和120B中出现宽带反射。某个长度、阻抗和宽度的短截线107A和107B分别沿着传输线路120A和120B的纵向长度进行定位，而使得短截线107A和107B通过导致多频率反射而减少传输线120中的反射，该多频率反射与将要添加至沿着传输线120进行传送的高速宽带信号的至少一些宽带反射相消地干涉。因此，在宽带中，由于阻抗非连续性而通过反射所引入的多重频率信号、噪声有所减少或者在从I/O单元110A向端子130的信号传输中得以被防止。
图1B示出了依据一个实施例的安装在印刷电路板131上的半导体封装130的示例。封装130包括经由凸块接触134而安装在IC封装衬底133上的集成电路芯片(IC)132。另外，IC封装衬底133经由焊球接触138安装在印刷电路板131上。封装衬底133包括多个连接层141-143。另外，IC封装衬底133经由焊球接触138而安装在印刷电路板131上。封装衬底133包括多个连接层141-143。
将IC 132连接至衬底133的凸块接触134经由传输线120A、120B而耦合至焊球接触(PCB接触)138。传输线120A和120B总体上由水平迹线部分和垂直过孔部分构造。传输线120A、120B在封装衬底133内从IC凸块接触134朝向相应的焊球接触138突出。另外，根据传输线120A、120B所形成的衬底层，相对应的过孔穿过该衬底层以与PCB焊球接触138保持接触。如图1B所示，短截线107能够有选择地形成在沿着传输线120A和120B的水平迹线部分和/或垂直过孔部分的各个位置上。
在操作中，传输线120A和120B被配置为从/向IC 132传送高速宽带信号。在这样做时，在传输线120A和120B中由于半导体封装130的阻抗非连续性而出现宽带反射。为了考虑这种现象，沿着传输线120A和120B形成某个长度、阻抗和宽度的短截线107。以类似于以上所描述的方式，短截线107通过导致对至少一些宽带反射造成相消地干涉的多频率反射而减少宽带反射。因此，由于阻抗非连续性而导致的反射所引入的噪声在从IC 132向印刷电路板131的信号传输中有所减少或者被防止。
图2示出了时域反射计(TDR)图200的示例，其包括TDR图201、开始时间t0 205、第一反射210、第二反射215、结束时间tf 220以及时间轴250。TDR图200示出了作为时间的函数的电压反射系数。反射由高速源或发生器、传输结构以及信号目的地或负载之间或内部的阻抗非连续性而引起。阻抗非连续性从反射系数或阻抗相对于时间的TDR图中得以显见，或者从频域回波损耗曲线中得以显见。反射系数相对时间的图可以被转换为阻抗相对于时间的图，反之亦然。例如，对于100Ω的差分阻抗传输线而言，诸如TDR图201的TDR反射图可以被变换为使用100Ω的差分阻抗参考的TDR图。
在TDR图表现出不同于传输线120的差分、共模、偶模、奇模或特征阻抗等的局部阻抗时，在I/O单元110和端子130之间出现阻抗非连续性，或者反之亦然。例如，I/O单元110A和端子130关于传输线路120的差分阻抗表现出0.25pF的电容非连续性。
TDR图200的开始时间t0 205和结束时间tf 220可以被描述为用户定义的开始时间和结束时间。例如，t0 205和tf 220对应于与信号传播的方向垂直的相位参考面。该相位参考面位于I/O单元110A的凸块焊盘和端子130上。在一个实施例中，TDR图200使用微波探测技术而生成，其去除了微波探测阻抗、探测焊盘阻抗或其它测量假象的嵌入。此外，该TDR图还可以通过使用TDR进行测量而获得或者从VNA测量得出并且执行对印刷电路板或测量相关的结构的嵌入去除。
TDR图201表现出诸如第一和第二反射210和215的阻抗非连续性的影响。第一和第二反射210和215对诸如差分阻抗的传输线阻抗的阻抗连续性的非匹配程度进行了量化。例如，第一和第二反射210和215可能由电容非连续性引起并且造成负向反射系数。注意到，虽然TDR图201示出了来自电容非连续性的第一和第二反射210和215，但是除此之外或者作为其替代可能出现电感非连续性。
另外，由于传输线中的非连续性，信号功率的一小部分通常被反射回传输线中，导致较低的输出信号功率或者输出处的失真信号，这是因为该反射是依赖于频率的。通常使用参数回波损耗来测量传输线的性能。回波损耗被定义为由于传输线中的非连续性所引起的反射而产生的信号功率的损耗。回波损耗通常以分贝(dB)表示为反射信号功率与输入信号功率的比率。此外，在附接至实际***时，以低(在正标度上的)回波损耗为特征的封装易于受到来自***侧的反射的影响，由此导致***和设备之间的多重反射以及信号质量的退化。
图3A和3B描绘了频域图(对应于数字信号的传输)，其分别关于***损耗和回波损耗而对传输线(迹线)的性能进行了量化。
图3A示出了针对X轴302上所标出的频率范围而描绘出Y轴301上所标出的迹线的***损耗的频域图。***损耗以分贝格式进行表示。图3A针对没有非连续性的迹线310描绘出两条曲线，并且针对具有位于两边缘的0.25pF的电容非连续性的迹线描绘出第二曲线320。
迹线320的***损耗在高频处引起了信号退化，这主要是由于通过该迹线进行传播的宽带信号的多重反射而出现的。特别地，在范围从10GHz到15GHz的频率处，320的***损耗与没有非连续性的迹线的***损耗相比有大约3dB的损耗。另外，曲线310例如具有由于诸如电介质损耗、集肤效应和铜表面粗糙度之类的因素而出现的损耗。曲线320具有由于封装迹线两端和/或沿着封装迹线的非连续性所引起的多重反射而出现的损耗。
图3B针对图3A中所考虑的两条迹线而描绘了相对应的回波损耗。特别地，没有非连续性的迹线的回波损耗被表示为330，而具有位于两边缘的0.25pF的电容非连续性的迹线的回波损耗被表示为340。曲线330具有更高的回波损耗(在正标度上)，这意味着在封装端子或焊球处引发的所有信号大致都通过该迹线进行传送。然而，曲线340具有低的回波损耗，因此表示仅有一小部分的输入信号功率通过该迹线进行传送。在这种情况下，由于位于迹线之中的非连续性，相当一部分的输入信号功率被反射。在这种情况下，如所描绘的并且与封装结构相关的两处非连续性的迹线易于受到***所反射的信号和封装所反射的信号之间的多重反射的影响。
图4A和4B描绘了依据一个实施例的示出频域图的非限制性示例，该频域图分别针对具有位于两边缘的0.25pF的电容非连续性的迹线(由曲线410表示)以及使用短截线来减轻由非连续性所导致的多重宽带反射的影响的迹线(由曲线420表示)而量化了传输线(迹线)在***损耗和回波损耗方面的性能。在图4A和4B所描述的具体实施方式中，注意到以410所描绘的***损耗具有高于～10GHz的相对高损耗以及低于～8GHz的相对低损耗，这导致了宽带信号的频率相关的失真。通过应用本申请中所描述的方法，10-15GHz之间的***损耗有所改善，同时较低频率范围(1GHz-8GHz)的***损耗稍有退化，这在宽的频率范围上保持了相对平坦的响应。
类似于图3A和3B，在图4A和4B中，针对在X轴402上所标出的频率范围，在Y轴401上表示***损耗/回波损耗。考虑图4A中10GHz-15GHz的频率范围，注意到曲线420(在使用短截线减轻宽带多重反射时)与曲线410(针对具有电容非连续性且并未使用短截线的迹线)相比明显降低了***损耗。另外，如图4B所示，使用短截线的迹线的回波损耗被表示为440，而具有电容非连续性的迹线的回波损耗则被表示为430。注意到，与在高频具有电容非连续性的迹线相比，迹线440使得回波损耗有所提高，因此表明通过使用短截线来减轻多重宽带反射，较少部分的信号功率从该迹线被反射回去。
根据另一个实施例，以上减少传输迹线中的多重反射的方法被应用于包括安装于印刷电路板上的半导体封装的***，该印刷电路板例如通过诸如印刷电路封装之类的连接器进行连接。在该实施例中，该连接器被配置为将高速信号从一个PCB传输至另一个PCB。在操作期间，在从一个封装向另一个封装传送宽带信号的同时，在该连接器中出现趋于使得信号质量下降的多频率反射。
因此，为了减轻该连接器中的反射，沿着该连接器的导线的纵向长度形成短截线。对选择短截线长度、短截线阻抗、短截线宽度以及短截线沿着连接器的纵向长度的位置进行选择，而使得该短截线被配置为通过导致多频率反射而减少该连接器中的宽带反射，该多频率反射与至少一些宽带反射相消地干涉。因此，信号失真在高频处得到控制，同时确保了低频范围的***损耗处于可接受的限制之内。
注意到，能够使用多种技术来确定短截线参数以克服通过半导体封装进行传播的宽带信号的宽带反射。图5是描绘一种代表性技术的流程图。在一个实施例中，如图1所示，将短截线沿着迹线的纵向长度进行定位。该短截线被配置为通过导致多频率反射而减少迹线中的宽带反射，该多频率反射与将要被添加至沿着迹线进行传送的信号的至少一些宽带反射相消地干涉。
在510，对诸如短截线沿着迹线的位置、短截线长度、短截线阻抗和短截线宽度之类的短截线参数进行选择以确定从半导体封装所输出的信号的质量。
在520，使用诸如HFSS、ADS等的电磁3-d/2.5d/2d提取器或者通过使用用于封装迹线、短截线、过孔、焊球等的参数化或提取模型，对例如从封装所输出的高频信号的质量进行仿真，并且通过使用Spice/Matlab等来计算封装或连接器S参数。特别地，高频处的信号退化能够通过提取包括***损耗和回波损耗在内的封装或连接器s参数而进行估计。
在530，进行查询以检查***损耗和回波损耗是否满足所要求的目标。这例如通过验证回波损耗(包括两端的非连续性)是否满足预先定义的限制而确定。例如，该限制可以通过诸如802.3bj等的具体标准来确定。如果针对该查询的响应是肯定的，则该过程进行至540。如果针对该查询的响应是否定的，则该过程循环回到510以改变短截线的至少一个参数，以便利用经更新的短截线参数来确定封装或连接器质量。
在540，进行另一查询以针对在510中所选择的短截线参数的集合来检查***损耗是否处于预定阈值之内。如果针对该查询的响应是否定的，则该过程循环回到510以进一步调节短截线参数。如果针对该查询的响应是肯定的，则该过程进行至550。预定阈值可以包括直到预定频率的、对最大***损耗以及最大允许的***损耗波纹(偏差-ILD)的限制。
在550，进行查询以检查是否期望对短截线参数进行进一步调节。这在之前的仿真或提取导致难以在连接器或封装中实施或无法最优实施的短截线参数的情况下执行。如果针对该查询的响应是肯定的，则该过程循环回到510，否则该过程结束。
根据一个实施例，短截线的所有参数(即，长度、阻抗、位置和宽度)在相同时间进行变化以针对短截线参数的特定集合确定信号质量。可替换地，根据另一个实施例，至少一个参数被设置为固定值，而其它参数则被调节以找出保持可接受的信号质量的短截线参数的集合。例如，短截线的长度由于机械和环境限制而被设置为固定值，而诸如阻抗、位置等的其它参数则被调节以确定保持信号质量的短截线参数的集合。应用优化过程以获得最佳解决方案。
虽然已经结合作为示例所给出的其具体实施例对本公开内容的各个方面进行了描述，但是可以对该示例进行替换、修改和变化。因此，这里所给出的实施例意在是说明性而非限制性的。可以进行改变而并不背离以下所给出的权利要求的范围。

Claims (24)

1.一种电路封装，包括：
至少一条迹线，具有被配置为接收宽带信号的第一端子和被配置为输出所述宽带信号的第二端子；以及
从所述迹线突出并且沿着所述迹线的纵向长度、定位在预定位置的短截线，所述短截线被配置为通过引起多频率反射而减少所述迹线中的反射，所述多频率反射与将要被添加至沿着所述迹线进行传送的信号中的至少一些宽带反射相消地干涉并且改善宽带***损耗/回波损耗。
2.根据权利要求1所述的电路封装，其中所述短截线被配置为引起所述多频率反射，以与所述迹线中的至少一些但非全部的宽带反射相消地干涉。
3.根据权利要求1所述的电路封装，其中所述迹线具有迹线阻抗并且其中所述短截线为预定长度并且具有短截线阻抗，所述短截线阻抗不同于所述迹线阻抗。
4.根据权利要求1所述的电路封装，其中所述迹线被配置为承载具有多个频率分量的宽带信号。
5.根据权利要求1所述的电路封装，其中所述迹线被配置为承载包括量级达到25千兆赫的多个频率分量的宽带信号。
6.根据权利要求1所述的电路封装，其中每个迹线进一步包括参考平面返回路径，所述参考平面返回路径电磁耦合至所述迹线并且被配置为提供等势面。
7.根据权利要求6所述的电路封装，其中所述参考平面返回路径是接地平面。
8.根据权利要求1所述的电路封装，其中所述短截线沿着所述迹线进行定位，从而减少所述第一端子和所述第二端子之间的信号损耗。
9.根据权利要求1所述的电路封装，其中所述短截线为预定长度并且被配置为减少所述第一端子和所述第二端子之间的信号损耗。
10.根据权利要求1所述的电路封装，其中所述短截线具有预定阻抗并且被配置为减少所述第一端子和所述第二端子之间的信号损耗。
11.根据权利要求1所述的电路封装，其中所述短截线被配置为通过包括以下各项中的至少一项来改善宽带***损耗/回波损耗：沿着所述迹线的纵向长度的所述短截线被定位的位置、所述短截线的阻抗以及所述短截线的大小。
12.根据权利要求1所述的电路封装，其中所述短截线被配置为在保持***损耗偏差低于第一预定值的同时改善预定带宽上的***损耗。
13.根据权利要求1所述的电路封装，其中所述短截线被配置为在保持所述回波损耗低于第二预定值的同时改善正向损耗标度上的回波损耗。
14.根据权利要求1所述的电路封装，进一步包括分别具有第一寄生电容和第二寄生电容的信号输入端口和信号输出端口，并且所述信号输入端口和所述信号输出端口之间的信号损耗通过在所述预定位置定位预定长度和阻抗的所述短截线而得以减少，所述短截线被配置为引起多频率反射以与将要被添加至在所述信号输入端口和所述信号输出端口之间进行传送的信号的所述宽带反射相消地干涉。
15.根据权利要求1所述的电路封装，其中宽带信号从所述第一端子向所述第二端子的传输包括通过差分迹线对来传送所述宽带信号。
16.一种减少集成电路封装中的宽带反射的方法，所述方法包括：
在输入端子处接收包括多个高信号频率的宽带信号；
通过传输线将所述宽带信号从所述输入端子传输至输出端子；并且
在沿着所述传输线的预定位置处提供具有预定长度和短截线阻抗的短截线，以引起多频率信号，所述多频率信号与将要被添加至在所述传输线上承载的信号的宽带反射相消地干涉。
17.根据权利要求16的方法，其中所述宽带信号从所述输入端子向所述输出端子的传输包括通过差分迹线对来传导所述宽带信号。
18.根据权利要求16的方法，进一步包括：
在所述输入端子和所述输出端子之间的预定低频范围内，通过将所述短截线阻抗设置为不同于传输线阻抗，来使得针对在所述传输线中传送的信号的***损耗最小化。
19.一种***，包括：
第一印刷电路板；
第二印刷电路板；
连接器，被配置为将宽带信号从所述第一印刷电路板传送至所述第二印刷电路板；以及
沿着所述连接器导线的纵向长度、定位在预定位置的短截线，所述短截线被配置为通过引起多频率反射而减少所述连接器中的宽带反射，所述多频率反射与将要被添加至沿着所述连接器进行传送的信号中的宽带反射相消地干涉。
20.根据权利要求19的***，其中所述第一印刷电路板进一步包括：
第一信号输入端口，被配置为从具有信号发生器阻抗的信号发生器接收宽带信号；
第一信号输出端口，被配置为向所述第二印刷电路板输出所述宽带信号；以及
至少一个第一迹线，被配置为在所述第一信号输入端口和所述第一信号输出端口之间传输所述宽带信号。
21.根据权利要求19的***，其中所述第二印刷电路板进一步包括：
第二信号输入端口，被配置为从所述第一印刷电路板接收所述宽带信号；
第二信号输出端口，被配置为输出所接收的宽带信号；以及
至少一个第二迹线，被配置为在所述第二信号输入端口和所述第二信号输出端口之间传输所述宽带信号。
22.根据权利要求19的***，其中所述连接器在第一端连接至所述第一印刷电路板的第一输出端口并且在另一端连接至所述第二印刷电路板的第二输入端口。
23.根据权利要求19的***，其中所述第一印刷电路板、所述第二印刷电路板、所述连接器和所述短截线是共面的。
24.根据权利要求19的***，其中沿着所述连接器导线、定位在所述预定位置的所述短截线具有预定长度和短截线阻抗。
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9633164B2 (en) * 2014-10-10 2017-04-25 Signal Integrity Software, Inc. System and method for signal integrity waveform decomposition analysis
US10771291B2 (en) 2016-01-29 2020-09-08 Hewlett Packard Enterprise Development Lp Communication channel with tuning structure
KR102542979B1 (ko) * 2016-07-18 2023-06-13 삼성전자주식회사 데이터 저장 장치 및 이의 동작 방법
US10886209B2 (en) * 2016-09-30 2021-01-05 Intel Corporation Multiple-layer, self-equalizing interconnects in package substrates
KR102442620B1 (ko) 2018-01-02 2022-09-13 삼성전자 주식회사 반도체 메모리 패키지
KR102602697B1 (ko) 2018-05-21 2023-11-16 삼성전자주식회사 베이스 기판을 가지는 전자 장치
CN110781640B (zh) * 2018-07-12 2023-07-28 默升科技集团有限公司 消除反射的封装迹线设计
EP3637446A1 (en) 2018-10-09 2020-04-15 Delta Electronics, Inc. Voltage regulator module
US11166373B2 (en) 2018-10-09 2021-11-02 Delta Electronics, Inc. Voltage regulator module
CN111313655B (zh) * 2018-12-12 2021-11-02 台达电子工业股份有限公司 电压调节模块
EP3637444A1 (en) 2018-10-09 2020-04-15 Delta Electronics, Inc. Voltage regulator module
US10897239B1 (en) 2019-09-06 2021-01-19 International Business Machines Corporation Granular variable impedance tuning
US20240188209A1 (en) * 2021-03-31 2024-06-06 Jabil Inc. Differential pair impedance matching for a printed circuit board

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1183172A (zh) * 1996-03-22 1998-05-27 松下电器产业株式会社 带定向耦合器的低通滤波器和蜂窝电话
CN1370340A (zh) * 2000-06-14 2002-09-18 三菱电机株式会社 阻抗匹配电路及天线装置
CN102176525A (zh) * 2011-01-30 2011-09-07 广东通宇通讯股份有限公司 一种结构紧凑的滤波装置
EP2387295A1 (en) * 2010-05-10 2011-11-16 Dialog Semiconductor B.V. IC-Package with integrated impedance matching and harmonic suppression
CN102544653A (zh) * 2012-02-24 2012-07-04 南京航空航天大学 微波四频带通滤波器

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5477089A (en) * 1990-11-03 1995-12-19 Grau Limited Automotive electronic control systems
US5467063A (en) * 1993-09-21 1995-11-14 Hughes Aircraft Company Adjustable microwave power divider
US20050062554A1 (en) * 2003-09-24 2005-03-24 Mike Cogdill Termination stub system and method
US7321276B2 (en) * 2005-06-30 2008-01-22 Harris Stratex Networks, Inc. Independently adjustable combined harmonic rejection filter and power sampler
US9035714B2 (en) * 2012-07-03 2015-05-19 Cisco Technology, Inc. Parasitic capacitance compensating transmission line

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1183172A (zh) * 1996-03-22 1998-05-27 松下电器产业株式会社 带定向耦合器的低通滤波器和蜂窝电话
CN1370340A (zh) * 2000-06-14 2002-09-18 三菱电机株式会社 阻抗匹配电路及天线装置
EP2387295A1 (en) * 2010-05-10 2011-11-16 Dialog Semiconductor B.V. IC-Package with integrated impedance matching and harmonic suppression
CN102176525A (zh) * 2011-01-30 2011-09-07 广东通宇通讯股份有限公司 一种结构紧凑的滤波装置
CN102544653A (zh) * 2012-02-24 2012-07-04 南京航空航天大学 微波四频带通滤波器

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